前面介绍了PI评估时用到的CPM中的Rdie（芯片电源完整性中芯片Rdie参数的影响和分析），本文来介绍另一个重要的参数Cdie。
随着晶体管尺寸的减小，在电路的有源业务模式期间，预计会有更大的di/dt。由于这种现象，电流绘制的较大尖峰对设计不增加片上电容(Cdie)的稳健供电解决方案提出了巨大挑战。有各种众所周知的有意去耦方法来增加Cdie，例如金属指电容（metal-finger），金属绝缘-金属电容（MIM）和晶体管电容（transistor cap）。由于硅面积和制造成本方面的缺点和权衡，增加晶体管电容的方法不太有利。在晶体管器件中有一些固有的参数也对整个Cdie做出了贡献。下图描述了存在于互补金属氧化物半导体（CMOS）器件内的栅电容和结电容。
下图为CMOS器件中寄生电容的实际出现的位置，栅极到硅衬底的电容由栅极与沟道之间的氧化电容（C1）和沟道与硅衬底之间的耗尽电容（C2）等元件组成。多晶硅栅极与源极和漏极之间的重叠产生栅极到漏极（C3）和栅极到源极（C4）电容。通常情况下，由于边缘电场线，C3可能不等同于C4。同时，在源-衬底（C5）和漏极-衬底（C6）边界区域建立结电容。两种结电容主要由底板和侧壁电容贡献。底板电容由总结面积决定，而侧壁电容则强烈依赖于总结周长
此外，还有栅极电容（Cgrid）和电阻芯片上硅电网产生的Rgrid也是解决系统电源噪声的重要因素。在电源完整性仿真中，电源网络是确定晶体管电源噪声的重要因素。从球栅阵列（BGA）到受控芯片连接（C4）凸点和硅基层的典型电源输送路径如下图所示。电源信号在传输过程中穿过多个互连层，例如封装通孔（PTH）、封装基板通孔和金属走线。垂直和水平互连都有助于电源网络的RLC寄生元件。除器件固有特性外，Cgrid是另一个有助于减轻电源噪声要求的参数。
输入输出（I/O）缓冲器的寄生电容与晶体管特性、电网密度、电路设计和硅制程技术有关，这些本征电容可以通过硅布局提取。在设计电源完整性时利用晶体管器件贡献的电源网络和固有电容来增加Cdie以规避昂贵的去耦设计。
考虑接口或I/O块的原理图和硅布局，例如通用串行总线（USB）和双数据速率（DDR）内存需要开始Cdie提取。其他设计资料，如晶体管模型文件，工艺技术和包括晶体管跨工艺，电压和温度的电气行为的SCS文件（PVT）对保证仿真精度也至关重要。在晶体管表征步骤之前，将硅布局和Hspice原理图匹配到每个晶体管端子，其中每个晶体管按晶体管类型和尺寸进行电气分类，即宽度和长度，栅极电容以及串联电阻（ESR）。表征步骤对于确保CMOS或晶体管器件电容贡献的有效性至关重要。同时，通过在C4 bump电平建立电源和接地终端来实现电源网络表征。在此硅布局提取工艺步骤中，捕获了金属间层和电源网络耦合产生的网络电容。
下图是描述Cdie的分布式模型，可以看到是一个高阶的等效模型。
基于分布模模型电路的仿真有效电容如下表所示。可以观察到，每个电源轨的固有电容（电网和器件）的平均贡献范围约为总Cdie的20%至50%。硅I/O的实际位置发现是造成上述变化的重要因素之一。
下图说明了仿真结果和测量结果之间的拟合程度，估计的Cdie数据（电路估计），通常是通过去耦单元总数与其密度的直接相乘得到的，为了进行比较也被纳入其中。结果表明，仿真结果与实测结果相比，误差为±20%。这种变化后来被发现是由于硅的工作条件和测量环境。在测量过程中，芯片未处于正常工作模式。多个内部节点可能无法准确复位，从而影响器件固有电容。此外，研究还发现，测量温度也是造成仿真数据与实测数据差异的原因之一。总的来说，测量数据和仿真数据之间的相关性很好。发现基于原理图或预布置图仿真的去耦电容估计与测量结果存在偏差。在电路初步估计中排除固有电容后来被发现是造成这种偏差的根本原因。
电源网络仿真通常从初步预测和初步估计仿真开始，用于建立模型的假设的准确性对于预见潜在的设计挑战以及在SOC设计周期的早期阶段实现有效的解决方案空间至关重要。如前所述，在硅电容提取中需要无误差布局设计，下面采用集总模型的方法对Cgrid和Rgrid进行估计。
下图给出了电源网络的集总模型和分布式模型的区别。随着硅制程节点的不断缩小，Cgrid预计将呈上升趋势。这种趋势主要是由于随着硅技术的进步，硅金属层之间的间距更紧，晶体管沟道长度更短。根据摩尔定律，当硅技术从当前工艺节点扩展到下一代工艺节点时，Cgrid大约10%增量被预测。
Cgrid与IP块面积的大小成正比。下图为在32nm制程技术的下IP块面积为50,000um2~600000um2的Cgrid趋势图，Cgrid趋势可以很好地拟合到y = 9E-05x + 2.6486的线性方程中。通过建立的线性方程，可以根据硅面积在设计初期确定高精度的Cgrid估计。
除了Cgrid估计之外，器件固有电容是在电源和接地网之间产生的晶体管寄生电容。器件固有电容对整体Cdie的贡献正变得越来越重要，并且随着器件内晶体管数量的逐年呈指数级增长，预计器件固有电容将呈上升趋势。
当CMOS处于关断模式或状态时，可以观察到较大的器件固有电容。下图a说明了当栅极输入高时，PMOS关断，NMOS激活。同时，图(b)反相器输入低时的场景。在PMOS被激活而NMOS被关断的情况下，产生最小的固有器件电容。
MOSFET的特性和特定IP块的总晶体管栅极数是实现高精度器件固有电容估计的重要因素。每一个MOSFET的特性基于晶体管型号或类型以及晶体管宽度(W)和长度(L)的比值，如下表所示。通过模型文件可以得到的晶体管栅极总电容主要受上述晶体管特性的影响。
提取晶体管栅极数后，可以预测电源轨的总器件本征电容。
从电源和地观察到的器件净固有电容是计算出的MOSFET总固有电容的一半。这是由于数字电路被设计成级联形式，如下图所示。当CMOS级联时，一半MOS将处于空闲模式，而另一半MOS将被激活。因此,只有50%的有源器件门对器件寄生电容有贡献。
在电源完整性仿真中，利用固有电容来防止电路过度设计和不必要的片上去耦电容，从而导致更大的硅走线是至关重要的，通过这些可以在SOC设计周期的早期阶段实现了高可信度的Cgrid和固有电容估计，从而来保证电源完整性的设计。
