前面几篇文章分侧重点介绍了封装设计serdes时的考虑（高速serdes接口在FCBGA封装设计上的Crosstalk问题的考虑 56Gbps Serdes高速接口在FCBGA封装低IL设计方法 封装基板Conductor Surface Roughness对高速Serdes信号插入损耗的影响），本文再进行一次详细的总结。
在目前应用的高速接口中，收发器协议的速度已经翻了一番，例如：PCIe-Gen4的速度为16Gbps，到32Gbps的PCIe-Gen5；USB4.0 Gen2在20Gbps，和到USB4.0 Gen3, 40Gbps。针对高速Serdes接口常见的有两种常见的编码方案：不归零（NRZ）和脉冲幅度调制4 level（PAM4）。因为NRZ需要更高Nyquist频率导致更高的信道相关损耗，而PAM4已经成为以太网收发器的主要解决方案，然后信令速度也在不断提高：从56Gbps PAM4到112Gbps PAM4，随着数据速率性能的不断提高，对封装基板设计面临的挑战包括：substrate stack-up, trace layout, bump pitch design, dielectric material, copper roughness, ball size, pitch design. 当存在阻抗不连续时，必然会发生反射，从而降低在接收器上看到的信号电平。在设计SerDes通道时，衬底中的过孔尤为重要。消除阻抗不连续需要精确的s参数提取来帮助分析，因为这需要正确地建模衬底布局，以便设计合适的阻抗匹配网络，这也将有助于减少插入损失；除了损耗之外，SerDes通道设计用于快速上升时间和高频信号，根据衬底设计，信号可能会激发噪声。
