2.5D interposer技术目前广泛用于异构集成，以增加逻辑和存储密度，并具有高带宽，低延迟的片对片接口。随着技术的不断进步，interposer die的尺寸也在不断增大。封装基板尺寸也随着interposer增加而增加。封装基板上的封装电容用于降低电路中的电源噪声，较大尺寸封装基板中的封装电容因为增加了芯片尺寸而放的离芯片中心比较远，因此,封装电容因为收益有限，在降低功率噪声方面效果较差，特别是在DIE中心高翻转的电源噪声作用就更微笑了。
另一方面，MIMCAP也可以作为大型interposer产品的降噪解决方案，将MIMCAP添加到interposer的产品有两种选择：在有源die top中或在无源interposer中。一般来说，将MIMCAP添加到interposer中更容易，因为interposer有更多的空间。此外在连接昂贵的上模之前，中间层MIMCAP的零故障可以很容易地筛选出来，而在有源die top中加入MIMCAP将增加金属层多、工艺复杂的top die wafer周期时间，通常比interposer晶圆长得多。
interposer采用65nm工艺，芯片采用28nm工艺。在interposer中，将MIMCAP放置在M1和M2之间，MIMCAP的顶板和底板都连接到M2上，M1连接到interposer采用TSV （Through Silicon Via）。下图显示了interposer的x切面视图。
MIMCAP是夹在电源和地平面之间的，在Core电源网络（1.0V和1.2V）上添加单个（非堆叠）的形式，堆叠（2个电容串联）形式用在IO和辅助电源网络（1.8V）上的。单个MIMCAP电容和堆叠MIMCAP电容的电容密度分别为17.1fF/um2和4.3fF/um2。如某芯片使用MIMCAP电容的总面积为108mm2，大概占整个interposer面积的14%。下图显示了interposer中的MIMCAP位置。其中三列垂直方向为MIMCAP连接IO和收发模块的电源网络；四个水平方向为连接core电源平面。
下图是芯片电源不加MIMCAP的电源设计，次设计作为一个对比参考设计，后续可以作为MIMCAP收益评估参考。
由于MIMCAP的插入需要适应现有的布局，因此添加的MIMCAP数量略有限制，即使尽最大努力也要添加尽可能多的量，尽可能使用MIMCAP。如下图为加入MIMCAP后的电源设计。
下图为带有MIMCAP设计的电源横截面图。
很明显，package上去耦电容能有效抑制芯片电源噪声，但是电容的收益收封装设计影响较大，使得封装贴容效果不明显。引入MIMCAP是为了在开关电路附近提供一个额外的电荷库，并减少对芯片和封装水平的压力生产。
为了评估MIMCAP的有效性，可以仿真系统级电源网络的响应（PDN）转换为瞬态电流负载，当大部分可编程逻辑开始切换时，可以提取这个场景的模型来进行PI评估。在短时间内，系统从低电流消耗的空闲状态变为高利用率，将从Core电源中抽出大电流，这样的事件有效地创建了具有高dI/dt跳变。PDN的电感特性导致电源电压随着电流的变化而下降，片上和封装级的去耦电容可以抵消这种影响，提供电荷，并补偿电压下降。电压降的大小可以用来衡量解耦方案的有效性。
搭建如下图的全链路仿真模，芯片上PDN通常用等效电路模型表示，根据具体情况，这种模型可以是集中的。从封装布局中提取封装PDN模型，并将其转换为s参数，每个模块连接和去耦电容都有单独的端口。MIMCAP的响应时间在纳秒范围内。因此，板级PDN属性对模型的性能影响很小。
为了在仿真中引入瞬态电流，构造了具有简单阶跃电流分布的电流源（电流负载），假设每个晶片以1ns斜坡时间拉出15A电流（如下图）。
如下为仿真结果，可以看到，MIMCAP将Die_0中的电压噪声降低了7mv，在Die_1中降低了10mV，相当于分别优化了12%和13%。
正如预期的那样，Die_1的电压下降比靠近封装去耦电容器Die_0的电压下降更差。另一方面，MIMCAP在提供Die_1方面更有效一些。
