电源完整性在当今高速串行链路的成功设计中起着越来越重要的作用，随着电源电压的降低以及功耗的降低，电源噪声和耦合成为整个系统设计的重要组成部分。电源PDN的基本目标是为每一个负载提供足够的电流和电压，以满足其规格和运行要求。如下图所示，用于IP的PDN总体设计和建模包括稳压器、电路板、封装、表贴器件、片上去耦电容器，需要满足噪声规范是一项非常具有挑战性的工作。
PDN的每个部分都有自己的一组设计参数和挑战，性价比、性能是驱动产品应用的关键因素，目标是确保整个PDN的阻抗小于目标阻抗，从而保证噪声较小。为了优化阻抗，必须对PDN的每个组件进行建模并集成到仿真设置中。该模拟结果可用于确定噪声增加的来源并找到适当的解决方案。
下面将考虑以太网接口56GHz工作下接口电源设计，主要讨论电路板、封装和芯片结构中需要考虑的因素，以确保整个系统设计能够为所有负载提供足够的电流和电压，来满足56GHz工作的IP噪声规范。
对于电路板模型，电源和地的走线或路由必须精确建模，以捕获走线的寄生R，L和C。板上沿线路使用的去耦电容器的模型必须加以考虑并精确配置。
根据56GHz PHY架构的定义，选择多个IP集成在同一电源轨上工作，如下图示意及封装设计图。
进行了各种实验，并对系统隔离方案的耦合降噪进行了研究，对比了不同封装设计的噪声，该方法能够以更高的效率优化PDN设计，减轻过度设计的潜在成本，避免重复设计。为了实现共享电源轨中关键IP的静态IRdrop下降，也在封装层增加测试点并进行了各种实验。
另一方面由于工艺变化和限制，为了满足所有高速IO工作在56GHz，需要在面积上Decap设置巨大的去耦电容（decap），为此，在选择合适的decap （Metal v/s Hybrid）进行优化设计时进行了各种研究和实验，如下表所示。
在IP集成过程中，一个IP与另一个IP之间存在不必要的耦合，即使满足自噪声规范，而敏感频率范围内的耦合噪声也会影响受害IP的功能，片上电容在噪声源处起到抑制噪声的作用。
一个好的电源必须满足直流要求，减少交流电流切换引起的电压波动。为了研究这两个方面，分别在频域和时域对PDN进行了分析。如下图为仿真链路图和对应的PDN曲线。
MIM电容器在芯片上有两个额外的层，。MIM电容取决于层的有效重叠面积以及这些层的连接程度，MIM效率取决于MIM过孔的形状和数量，如果过孔不够或间隔不规律，则与MIM decap相关的ESR（等效串联电阻）增加，导致电容器效率降低。MIM电容器不优于片上电感器和某些其他保持区域。在某些情况下，可用区域可能必须在两个或三个电源轨之间共享。因此，该地区的利用系数可能低于预期。由于无法绕过这些布局设计约束，因此一种有效的解决方案是侵占数字区域以获得更多的MIM层面积。数字电源轨不像模拟电源轨那样敏感，因此对MIM decap的要求相对较少。如上图所示，阻抗曲线的峰值靠近较高的频率范围，这是由于DIE的寄生。MIM电容器在10MHz至200MHz的频率范围内有效，并有助于降低该范围内的阻抗。
上图PDN显示了阻抗随MIM电容增大而减小的趋势。这须参照下图所示的侵占来看待。红色的图仅表示模拟区域的MIM层。绿色的VSS块是对数字区域的最大可能侵占。蓝色和橙色的区域是20%和数字区域侵占率分别为10%，图中为解决方案的平面布置图及侵占数字区域的策略。
瞬态分析是分析峰峰噪声的有效途径，电源轨上的最小和最大电压下降，瞬态分析的设置如前面仿真的链路所示，只是电流源被替换为开关电流分布图。通过增加金属氧化物半导体去耦电容（MOS deccap），可以降低稳态下的峰对峰噪声。这些器件的开关频率高，在较高的频率范围内有效。随着MOS封装量的增加，峰间噪声降低，如下图所示。
在特定的配置中，上电/复位是需要分析的关键场景。如果所有通道在同一时刻接通，则负载效应将导致平均电压降至低水平。同样，如果所有通道同时关闭，平均电压将飙升到很高的水平。这两种情况都是危险的晶体管设备连接到电源轨道。记住这一点，瞬态分析是在稳态开关电流和通电/复位开关电流下完成的。
通过对信号电源上电/复位的交错操作，可以优化车道上电/复位引起的电压最小和最大违例值，如下图所示。
下图显示了lane间交错的结果。随着交错时间的增加，噪声减少。但是，要知道噪声不能降到稳态噪声以下，因此交错只是可行的解决方案之一。
随着每一代I/O数据速率和I/O数量的增加，满足电源噪声要求对于满足IP合规性变得非常重要。
