在将发送信号的直流偏置电平传递给接收端的系统中，通常使用串联直流阻塞电容器（又称耦合器）作为工业标准总线信号。这有助于来自不同IP供应商的具有不同直流偏置电平的SerDes设备在一个系统中互操作。然而，在数据流中运行1和0的差异会移动交流耦合信号的直流基线，并降低接收端采样的电路性能。因此，交流耦合只有在高度平衡的数据流中才能很好地工作，其中1和0的数量等于行限制中1或0的运行长度。在信号数据位上引入8b10b编码，以帮助实现直流平衡，其中相同逻辑位的最大运行长度限制为5，最常用于高速交流耦合信令方案。然而,8b10编码由于其20%的开销而减少了实际数据带宽，为了在数据速度下提高数据带宽，出现了诸如64b/66b等开销更低的编码方法，并已在一些标准中使用。PCIe在Gen1和Gen2中使用8b10b编码实现2.5Gbps和5 gbps的信号。为了进一步提高开销效率，PCIe采用128b130b编码，用于第3代和未来几代的8Gbps。虽然更小的开销有助于增加数据带宽，但由于数据流中允许的长串相同的逻辑位，信号完整性受到接收信号波形中引入的基线偏移或直流漂移的影响。
下面会将分析在不同的数据模式、数据速度、直流阻塞电容值和放置位置下，交流耦合通道在瞬态波形和开放边缘的信号行为。直流阻塞的影响从定性和定量两个方面讨论了电容对PCIe Gen3信号完整性的影响。高速串行链路工业总线接收信号的性能是多种因素综合作用的结果，包括信道损耗和不连续行为、直流阻塞电容器、信号编码方案、数据位模式和硅器件行为。波形行为剖析几乎完全从基线漂移的角度与直流阻塞电容在交流耦合PCIe Gen3链路的相互作用，虽然均衡在高速信号中是典型的，以改善通道互连上的信号损耗，为了达到这个目的，在均衡之前，基于波形的行为分析也非常重要。
工业标准中总线链路中的两个链路配套设备通常来自不同的IP供应商，其发送信号集中在IP唯一的直流偏置电平上，并且需要在接收处加载交流耦合以确保不同总线之间的互操作性。下图显示了一个耦合串行链路的电路图，在传输端放置一个直流阻塞电容，以模拟标准规定的PCIe链路，其中VS表示以VAC作为交流电压的传输输出，用于逻辑数据位流在典型驱动信号中的直流共模电压VDC bias上进行。
上图中的回路电流由电容器的充电和放电活动决定，并且由于充电和放电事件的结果，电容器上的电压变化影响负载下接收的高速信号的波形传输行为。为了正确表征电容器充电和放电时的信号波形，我们首先需要从驱动器输出在PCIe链路初始化和训练期间的行为中了解电容器的初始条件。当设备上电置于复位状态时，两个差分变送器输出节点被驱动为直流共模（零差分电压）在协议训练事件启动数据流之前称为电空闲状态，如下图所示和电容器在电空闲时充电到直流公共电平。
随着训练序列的传输开始，源端的输出电压以直流公共电平为中心振荡，负载端的电压响应于逻辑高充电、逻辑低放电的电流，其中电流的充电行为由电路的RC时间常数决定，如下式所示。
在下图充电过程中逻辑高电流特征显示为直流阻塞电容范围，1nF，10nF和100nF和50Ω在源端和负载端为例。而上式的充电电流下降37%的幅度在充放电的时间范围内，而充放电的速度也是由电容控制的，因为时间常数与电容成正比，终端电阻固定。同时，接收端负载电压是充放电电流的函数，在充放电时根据电流方向跟随发射逻辑变化，造成以地电平0V为中心的电压摆动。因此，接收处的负载电压值随着电流充放电的速度逐渐下降，如VL表达式所示。
当传输一长串相同的逻辑状态位时，逻辑状态的持续时间变得与时间常数相当，负载电压随着充放电电流的变化而加速衰减，不能保持逻辑状态的全摆幅电平。下图显示了频域电容间的传输损耗，并提供了另一种从电容阻抗特性和电容频率特性的角度来观察交流耦合链路中波形传输的方法。从电容的阻抗特性（1/(jωC)）可以看出，在直流和低频区，与高电容相比，低电容的传输特性较差。具有相同逻辑状态的长比特流含有较高的直流和低频能量，这取决于电容的低频损耗行为。
当运行的直流平衡在比特流中增长时，上述电路充电活动响应数据位模式导致直流公共电平随时间漂移，而同一逻辑状态长时间运行的效果是直接的在较短的时间内，接收负载电压波形的直流公共电平在其后的位上移动，在长位流中运行的直流平衡随着时间的推移而积累为发射总1和发射总0的差，并导致长期的直流电平漂移。
当传输数据流响应电流充放电活动时，接收端的电压波形在不同编码方案下的协议总线位模式上形成不同的形状。从数据速度为2.5Gbps的短测试比特流的模拟瞬态波形中观察到的，如下图图中所示的PCIe Gen1、Gen2和Gen3信号的5Gbps和8Gbps，由于PCIe Gen1和Gen2信令使用8b10b，相同逻辑状态的最大运行长度为5bits。在Gen3信令中，128b130b编码的数据在传输前通过LFSR（线性反馈移位寄存器）进行生成，将相同逻辑状态的长运行长度分解成较小的组，生成的数据流类似于PRBS23。
选择2GHz时损耗为4dB（4GHz时损耗为8dB）的简单传输模型作为通道模型，该模型具有中等损耗，不需要进行均衡，以便在得到的波形中更清楚地表征电容器充电和直流漂移行为。请注意接收处的波形受到各种因素的影响，如高频信道损耗、不连续效应和耦合噪声。逻辑转换的上升沿和下降沿的位信号在高频上进行，负载时的波形可以看到跟踪边缘，而不考虑电容的高频传输行为。负载波形中的圆形边缘是由于通道的高频损耗造成的，然而，随着波形接近平台逻辑电平（更多地由直流和低频分量驱动），电容变小，充电电流效应开始减弱。10pF电路的时间常数为1ns，相同逻辑状态（本例中为“1”）在2.5Gbps下的5位持续时间也为1ns，这不仅会导致逻辑电压电平的崩溃，还会导致逻辑跃迁时的摆幅电平偏移，导致虚拟直流电平偏移，称为基线漂移。
这种效应在三种速度下都可以观察到，尽管这种效应没有那么剧烈，同样值得注意的是，直流阻塞电容器的电压变化与逻辑平台处的接收电压位移一致。在整个电容器充放电过程中，较高的电压波动和较小的电容提供了直流漂移的清晰测量。
为了更好的对比接收信号波形的直流电平漂移，对两个测试用例进一步测试，重复测试比特流在8Gbps的长运行长度比特和类时钟比特之间交替进行，结果如下图所示。
上图中的虚线跟踪摆幅波形的中间电平，并表示直流电平的基线漂移。与100pF相比，100pF的直流漂移更明显1 nf。图中的眼窗表示从正电平的最小电压和负电平的最大电压估计的眼开度，以考虑内眼开度作为直流漂移效应的度量，观察到眼窗随着直流电平漂移的增大而变窄。下图的测试比特流传输瞬态响应比上图图观察时间要长得多，以比较100nF和260nF之间的效果。
PCIe根据标准，Gen3要求176nF至265nF直流阻塞电容。正如预期的那样，上图的测试位流中的1比0多，并且随着测试模式在很长一段时间内的重复，运行的DC平衡将增加。从这个运行中的直流平衡中逐渐产生的直流电平位移在图中的波形摆幅包络中清晰地显示出来。
如图所示，初始摆动包络从+/-250mV开始转换为+220mV/-280mV@100nF和+235mV/-265mV@260nF。在100nF和260nF的情况下，15mV（30mVpp差分）的移位差在长有损信道中表现出显著性，在均衡后，眼睛的张开预计小至25mVpp。值得注意的是，图中260nF/100nF的有效性更为突出，而10nF/1nF的有效性在短时间内可以忽略不计。
在系统通道上进行了眼图仿真，使用PRBS7，PRBS15和PRBS23 pattern以及不同的直流阻塞电容器，在8Gbps速度下，4GHz@9dB损耗。通道模型包含了实际系统设计的不连续性，包括连接器和通孔。下图为直流阻塞电容为100nF，使用PRBS23 pattern下的眼图仿真结果。
PCIe Gen3信号中的DC漂移降低了接收时的信号性能裕度，这反过来又转化为限制系统设计空间。在长程长度比特中，频繁转换后的运行差异的短期影响是导致有损信道中符号错误的直接基线偏移。随着时间的推移，在长期闭眼进一步睁眼的情况下，由于运行差值和在1和0之间，会使基线发生移位。由于直流漂移是由电容充放电事件与通道互连上的数据位模式相互作用产生的，因此电容效应会随着编码方案的不同而有所不同，PCIe Gen3信令需要相对较大的电容。
