以每秒数千兆位运行的SerDes信号容易受到串扰的影响，这是由于产生了更多的高频能量，并沿着包括片上电路、封装和电路板的信道传播。为了减轻串扰，基于电磁波传播理论的耦合机制的理解非常重要，一旦很好地感知到串扰机制，就可以找到串扰问题的解决方案。
耦合路径很可能涉及板、封装、插入器和片上组件，可以设计为减轻攻击者和受害者之间的耦合。一般来说，增加距离或添加隔离（如通孔或bump）是抑制串扰的常见做法，然而，在芯片/封装/板上布局电路或迹线时，最常见的设计薄弱点是在solder ball、slots、Via这些容易忽视的地方，而且容易在这些地方将信号线走成跨分割形式。
一般为了能够很好地解释耦合机制或捕捉耦合路径，需要掌握电磁学的基础知识，耦合只能通过E场或H场产生。因此想知道来自攻击者的场在到达与受害者相关（或连接到受害者）的金属物体之前是否被很好地终止，那么始终记住“终止”字段（如图下所示）将是有益的。图种显示了E场终止于靠近侵略者的接地金属物体，H场终止于侵略者附近具有较小分布回路（即阻抗）的金属物体。要注意的是，一旦场终止，与下一个相邻金属物体的耦合几乎被屏蔽，耦合量大大减少。
通常信号附近的接地金属包括圆形孔或槽形状会出线缺失的部分，其经常出线在分层层之间传递信号（即通孔结构）或用于在不同电压域之间分割平面（即槽线结构）。因此，在检查与槽或孔相关的耦合机制时，重要的是要有如下图所示各自对应场的分布图。
从上图可以看出，接地平面中孔的场分布可以看作是具有双面短路的槽线的较小版本。值得一提的是，如果槽线的长度增加到半波长，那么槽线的中心点将变成开路。接地平面中的槽或开孔的暗面是，如果布局设计只关心电气连接和电压域分离，那么它可能会引入一个无意的垂直磁场，而这个磁场很可能是时变的，正如法拉第定律所述，这将在槽附近的金属环上感应出无意的电压（即干扰或串扰），特别是对于那些靠近槽线短路位置的金属环。就像上图中左侧一样，一个小环水平放置在槽线的两个短路位置附近。
然而，槽和切口孔并不总是造成信号质量下降，下图中的示例是专门做得槽设计，可以看到，槽线结构可以结合另一条传输线，有助于平衡半波偶极天线上的电流分布，也就是射频领域的巴伦设计方式。
当封装被安装到PCB时，通过焊球的耦合是最常被遗忘的路径。这实际上是因为焊球的垂直尺寸在电路板和封装布局工具中没有直观地显示出来。下图左侧显示了当信号沿z维度传播时，基于封装引脚分配而不考虑TX和RX焊球耦合的布线俯视图。为了确保设计改进可以用场求解器进行分析，仿真和测量结果之间的相关性非常重要。在场求解器模拟中，将封装模型放在PCB板模型之上，级联在一起进行仿真，以彻底仿真整个链路的结果图，下图右侧为整个级联的抽取模型。Port分别放置在C4 bump、PCB信号边缘和电源/接地端子处，分别代表来自DIE、PCB传输线和去耦电容器的接入点。
通过对上述模型进行提取后，为了验证这种级联方式提取的模型是否正确，是否能更接近实际的芯片使用场景，同时对芯片的无源参数进行了测试，如下图分别为仿真和测试的Crosstalk，可以看到仿真测试的结果能很好的拟合，同时一些关键的零极点也都能匹配上，这样在后续进行信号优化时就可以参考仿真结果来进行迭代设计。
在前面介绍，通过良好的地屏蔽设计可以有效的改善Crosstalk的影响，如下图封装设计为在上述pinmap设计的基础上进行的改进，可以看到已经插入了很多GND Ball来增加信号之间的隔离，如下图右侧仿真结果可以看到，在插入GND Ball前后，在低于28Gb/s数据的奈奎斯特频率或14GHz的频率范围内，PowerSum Crosstalk（PSXT）可以优化多达10dB。
如下时基于封装pinmap进行的PCB走线设计，仿真模型如下图左侧所示，下图右侧显示了所有TX打开时TX带状线和相关接地的电流分布。从图可以看出，第6层接地平面的回流截断（由于开孔）很明显。如前所述，流过切割孔的接地返回电流将引入垂直磁场，并将对串扰产生一些不利影响。
基于上述仿真结果观察，分析可能存在耦合机制，如下图左侧所示。首先，假设返回电流（红色箭头）在第6层接地平面上流动，它应该与层7中的TX线对齐。然而，由于电流
截断，孔应将电流分成图所示的两个分支。值得注意的是，两个分支中的电流并不相等。每个分支中的电流将产生磁场（如浅蓝色箭头所示），然后根据电磁感应方程式感应出两个不平衡的表面电流（如橙色箭头所示。最后，由于另一端是通孔短截线（即开路），未取消的电流将流向第5层的受害RX走线。仿真结果也表明，原始设计（即RX走线分布在第5层，通孔反向钻至第7层的设计）的串扰比新设计（即TX走线分布于第3层，通径反向钻至第一层的设计的串扰高16dB）。
在进行信号设计时还有一个因素对信号的crosstalk影响较大，即信号过孔的反焊盘设计，因此受害者差分对的反焊盘尺寸是一个值得研究的设计参数，它不仅影响串扰，还影响插入损耗。下图为serdes在实际进行走线设计的反焊盘设计，通过改变受害者走线的反焊盘尺寸来进行评估反焊盘的影响，模型选择5个差分对，3个TX对和2个RX对进行设计，下图下侧部分显示了具有3种不同尺寸反焊盘半径的模型。
仿真结果如下图所示，可以想象，较小的反焊盘半径减小了位于层6中的切口孔面积，从而扰乱了TX走线的返回电流，但较小的反接盘尺寸将通过受害者差分对的过渡增加电容负载，这将导致其插入损耗的增加。然而，15GHz下的插入损耗增加小于0.5dB，就dB量而言，这至少是串扰减少量（大约2dB或更高）的4倍。因此，从信噪比的角度来看，增加防焊盘半径仍然是有益的。
从上面的仿真可以看到，如果布局设计可以兼顾如上的这些影响因素，避开无效的槽和反焊盘设计，将对高速率数据信号的串扰风险大大降低。
