PCI-Express （PCIe5）是一种点对点串行通信标准，支持2.5GB/s、5GB/s和8GB/s、16GB/s和32GB/s数据速率。随着单位间隔（UI）的缩小，总抖动规格也在每一代缩小一半，其中对确定性抖动的要求如下图所示，Gen5协议的抖动低至3.13pS，其中大部分贡献来自电源诱发抖动（PSIJ），其与晶体管处的电源噪声电压及其噪声的频率含量成正比，因此电源完整性设计必须从整体上寻找整个平台的优化解决方案，以满足噪声和抖动的要求。
电源传输网络（PDN）由电压源组成，电压源可以是稳压模块（VRM）或全集成稳压模块（FIVR），电源、地、板上去耦电容器、封装的布线以及电网和芯片上的电容简单的等效电路如下图所示，PDN的每个部分都有自己的一组设计参数和挑战，功耗、成本、性能是驱动产品应用的关键因素，一般目标是确保整个PDN的阻抗小于目标阻抗和电源噪声，开关晶体管处的电压小于导出的规格，以满足电源引入的抖动。
之前有一篇文章讲过PCIE PHY多lane应用的电源完整性设计（Multi-lane SerDes电源根据转移阻抗/耦合噪声进行PDN设计），接下来着重从电路板、封装和芯片三个方面进行分析和解决方案，以确保整个系统设计符合或优于符合PCIE5/6 Phy确定性抖动的规范。
如下图为PCB(左)、PKG（右）PCIE phy电源设计所用的层和设计情况，电路板和封装的设计需要使环路电感尽可能低，同时封装使用了DSC电容，以满足所需的目标阻抗(Spec - < 10mOhm@< 10MHz; <20mOhm@10MHz~100MHz。同时封装的设计需确保在临界和高电流电源附近充分隔离，需要满足>50dB的传输阻抗（转移阻抗）。
为了准确评估PDN的输电噪声和阻抗，以及其对高速串行接口的抖动和系统裕度的影响，需要对整个输电网络进行精确建模。一个好的电源必须满足晶体管的直流要求（Vmin），否则就会出现功能或性能故障。电路的汇聚节点应该看到由电流切换ICCt引起的电源波动减小，否则将无法满足抖动合规，并且也可以看到时序故障。
频域/时域分析的链路结构如下图所示，电路板和封装模型与芯片模型全链路连接。芯片模型包括MIM（金属绝缘体金属）电容及ESR以分布的RLGC格式，芯片网格电阻和电容由上至上金属到下至上金属。频域的电流吸收设置为1A，这样测量的电压等于PDN的阻抗。
如前所述，必须满足网络的目标阻抗，如下图为PDN仿真结果，即频域分析Z Vs F，可以看到PDN存在主要有三种谐振，第一个谐振是由于电路板和边缘电容的电感引起的，第二个阻抗是由于封装电感和封装上的DSC电容引起的，最后第三个阻抗是由于封装环路电感和Cdie引起的。
从上图可以看到，第二和第三谐振非常高，通过DSC的位置和值进行优化，上图显示了不同DSC &值的阻抗变化，与之前的16个电容相比，4个2.2uF最终降低了7m欧姆。
MIM电容器是非常重要的解决方案，从硅空间上在芯片上建立了两个额外的层，MIM电容取决于层的有效重叠面积和这些层的连接程度。在MIM电容和ESR效率取决于MIM过孔的形状和数量。物理设计也决定了电容器的带宽，下表是在不同封装电容和MIM的组合下阻抗变化，如表所示，具有最佳封装电容并最终确定DSC在封装上的最合适位置，低于5MHz的谐振阻抗降低了70%，大于5MHz的谐振阻抗降低了15%，达到了MIM上限的2倍，从而满足了PDN的目标阻抗。
瞬态分析是评估模拟临界对抖动敏感的晶体管峰间噪声的有效方法，这也可以给出最小和最大电压下降的数据，以及最小电压，包括晶体管级电源导轨上的交流和直流电压下降。在稳态和电源管理活动期间看到的噪声是PDN阻抗和电流的频率/幅度的函数。这可以通过优化模拟电路来减少di/dt、decap选择和减少环路电感来实现。
在SOC与PCIE5/6端口的某些配置有源和电源管理（PM）是关键的IP场景进行分析的功能和合规性。由于SSO的影响，必须确保具有逻辑可编程性，以错开数据端口，以减少受害端口的整体下降，需要分析了多种场景，并给出满足噪声要求的最优方案。
下图是瞬态仿真结果，仿真中建立了相互干扰的场景，同时根据延迟要求，将当前配置文件错开，使受害者端口中由于攻击从待机状态打开到活动状态而产生的噪声&攻击器端口产生的噪声。
上面详细讨论了电源噪声、PDN目标阻抗和PCIE5/6的多种PD分析场景的电源输出分析及解决方案。给出了位置对封装decap和MIM值的影响和灵敏度。通过正确的PDN设计，可以降低高达70%的目标阻抗，并且通过2X MOS封装，通过紧密集成的PCIE系列多端口，可以降低24%的高频电源噪声。随着解决方案空间的推荐和实施，PCIE5功能和合规性规范得到了满足，类似的方法同样可以用于TBT， USB4和其他以太网ip的高速串行IP电源的设计。
