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散英魂寄千万雄鹰翱翔神州，
尽智魄载十亿慧芯呼唤华夏。
——《国务院给予江上舟同志挽联》
01
前沿导读
根据国际权威机构techinsights的最新报告显示，华为mate70系列搭载的麒麟芯片，是相当于是上一代产品的优化版本，制造工艺还是7nm节点，没有任何提升。
但是在晶体管的栅极间距上面，华为的芯片已经完全逼近了物理极限，由于拿不到EUV设备，华为的芯片技术发展将会受到非常严重的阻碍。
02
国产芯片的壁垒
在此之前，有传言称华为的新旗舰将会搭载国产n+3技术制造的芯片，等效工艺是5nm。但是根据实际情况来看，这完全是个没有任何可信度的谣言。
techinsights在对mate70pro拆解之后进行技术比对，得出的结论是所谓的麒麟9020芯片，只是上一代麒麟9010的小幅度升级版，只是提升了一些核心频率，制造工艺与前两代一致，没有任何提升。
根据平面结构图来分析，华为的麒麟芯片与台积电的7nm芯片相比，整体的设计规模较小，如果想进一步提升整体的性能，增加芯片的尺寸面积是唯一可行的方法。
麒麟9000S的尺寸面积是107mm²，麒麟9000的尺寸面积是105mm²，前者是国产的7nm工艺，后者是台积电的5nm工艺，国产7nm工艺在CD（临界尺寸）上要比台积电的5nm更大。
不过这种方法相当于是曲线救国，虽然能在这一代的产品当中稍微增强一点性能，但是这种方法的未来趋势并不乐观，最终会达到芯片尺寸与能耗比的临界值，制程工艺依然会卡死在7nm节点，而且良品率也不会太高。
目前国产芯片的n+2技术，采用的是多重图像和自对准双重图案化技术，需要经过至少三次曝光，三次刻蚀才可以完成芯片的制造。每增加一个掩模板，光刻和刻蚀的成本增加一倍，良品率降低一些。
想要优化这个问题，有两种方案：
1、引入单扩散断 （SDB） 取代双扩散断 （DDB），在不减小栅间距的情况下实现主动栅极密度的提高。
2、对部分或全部最小金属间距进行图案化，可以有效减少使用掩模的数量。
以上两种方案，台积电在第一代7nm工艺上都使用过。并且在第二个方案当中，台积电选择用EUV设备来制造芯片，EUV设备可以在保持高效率的前提下，缩短金属间距，减少掩模板的使用，进而将性能和良品率大幅度提升。
03
国产技术打入无人区
由于制程工艺的限制，手机芯片增强性能的方案决定在了增大尺寸上面。晶体管的未来趋势是3D堆叠化发展，缩短栅极间距，提升整体芯片的可用晶体管密度。
在不降低晶体管性能的情况下缩短栅极间距，这对于大多数代工厂来说都是一个相当困难的挑战，国产技术毅然如此。尤其是在国产技术首次尝试将 7nm 工艺从 （N+1） 扩展到 （N+2），导致栅极间距仅缩放了 4% ，能明显感知到已经逼近了设备的物理极限。
对于分辨率在38nm的浸润式DUV光刻机设备，制造芯片最极限的栅极金属间距在40nm和42nm。如果要继续缩短间距，自对准多重图案化技术是唯一的手段。
通过叠加分离层的掩模板，在进行多次光刻和多次刻蚀的工艺之后，强行缩短晶体管栅极的间距。
这种技术手段的劣势多，好处少。
唯一的好处是可以实现更高密度的晶体管堆叠，让芯片的性能不至于太落后。
而劣势就非常明显了，制造成本高、良品率低、晶体管的栅极存在漏电的情况，会导致芯片功耗增高，使用过程中会出现明显的发热情况等等。
中国企业在没有EUV设备的前提下，使用DUV通过多重图案化的技术强行制造更加先进工艺的芯片，这已经算进入了一个技术无人区。目前还没有一个晶圆企业成功过，甚至大多数拿到EUV设备的企业，都不会选择再去开发这种技术。
国产的7nm工艺，与台积电的7nm工艺相比，栅极的金属间距值CDs比较大，但是对比第一代的国产7nm技术，已经缩小了一些。在绝对性能上面，国产7nm技术与国际主流水平还存在着一定程度的差距。
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