在全球半导体技术竞争日趋激烈的今天，台积电（TSMC）在IEEE国际电子器件会议（IEDM）上公布了其尖端2纳米（N2）工艺节点的详细信息，标志着公司在先进制程技术领域的又一重大突破。新的生产节点承诺在相同电压下降低24%至35%的功耗或提高15%的性能，晶体管密度比先前的3纳米工艺高1.15倍，这些优势主要得益于台积电的新型栅极全能（GAA）纳米片晶体管以及N2 NanoFlex设计技术的协同优化能力。
N2工艺的栅极全能纳米片晶体管允许设计人员调整通道宽度以平衡性能和功率效率。台积电的N2增加了N2 NanoFlex DTCO，使设计人员能够开发面积最小、功率效率更高的单元，或优化性能最高的单元。该技术还包括六个电压阈值电平（6-Vt），跨越200mV范围，使用台积电第三代基于n型和p型偶极子的偶极子集成实现。
N2在工艺和器件层面的创新不仅旨在通过改善片材厚度、结、掺杂剂激活和应力工程来提高晶体管驱动电流，还旨在降低有效电容（Ceff），以实现领先的能效。这些改进使n型和p型纳米片晶体管的I/CV速度提高了约70%和110%。
与FinFET相比，N2纳米片晶体管在0.5V至0.6V的低电源电压范围内提供了明显更好的每瓦性能，其中工艺和器件优化将时钟提高了约20%，并在0.5V工作时将待机功耗降低了约75%。此外，集成N2 NanoFlex和多个阈值电压（multi-Vt）选项为高逻辑密度的节能处理器提供了额外的设计灵活性。
晶体管结构和DTCO的优势直接影响SRAM的可扩展性，这是近年来前沿节点难以实现的。凭借N2，台积电成功实现了创纪录的2nm SRAM密度约为38Mb/mm²。除了达到创纪录的SRAM密度外，台积电还降低了功耗。由于GAA纳米片晶体管具有更严格的阈值电压变化（Vt-sigma），与基于FinFET的设计相比，N2实现了高电流（HC）宏的最小工作电压（Vmin）降低约20mV，高密度（HD）宏的最小工作电压（Vmin）降低30-35mV。这些改进使SRAM读写功能稳定，低至约0.4V，同时保持强大的产量和可靠性。
台积电的N2采用了全新的中段（MoL），后段（BEOL）和远后段BEOL布线，以降低20%的电阻并提高性能效率。N2的MoL现在使用无障碍钨线，这将垂直栅极接触（VG）电阻降低了55%，并将环形振荡器的频率提高了约6.2%。此外，现在在一个EUV曝光通道中创建第一层金属层（M1），然后是单个蚀刻步骤（1P1E），从而降低了复杂性，降低了掩模计数，并提高了整体工艺效率。台积电表示，在M1中使用EUV 1P1E可将标准电容降低近10%，并节省了几个EUV掩模。此外，N2可使金属电阻（My）和通孔电阻（Vy）降低10%。
N2为HPC应用提供的额外功能包括提供约200fF/mm²电容的高性能MiM （SHP-MiM）电容器，通过减少瞬态电压下降，有助于实现更高的最大工作频率（Fmax）。最后，台积电的N2技术采用了一种新的Cu RDL选项，具有平坦钝化和tsv，针对面对面和背对背的3D堆叠进行了优化，SoIC键间距为4.5 μm，这将成为AI， HPC甚至移动设计的可用功能。
台积电将于2025年下半年开始使用其N2工艺技术进行生产，这一进展将进一步巩固公司在全球半导体制造领域的领导地位，并为全球客户提供更高效、更强大的芯片解决方案。随着台积电在2纳米工艺技术上的持续突破，全球半导体产业的未来将更加值得期待。
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