3D DRAM，迈出第一步

闪存凭借 200 多层堆叠实现的单片 3D 处理技术，实现了惊人的容量飞跃，未来几代将达到 1,000 层。但同样重要的 DRAM 也实现了类似的可制造 3D 架构。事实证明，对足够大的电荷存储装置（如电容器）的需求难以实现。

目前，有几种用于构建带电容器和不带电容器的 3D DRAM 的新想法正在酝酿之中。

“DRAM 的进步是由微缩技术推动的，随着每一代 [工艺] 的进步，DRAM 的整体占用空间都在缩小，” Lam Research全球半导体工艺和集成高级经理 Benjamin Vincent在最近的一篇博客中表示。“DRAM 正追随 NAND 的脚步，向三维方向发展，以便在单位面积上构建更多的存储空间。这对行业来说是件好事，因为它推动了内存的技术发展，而且每平方微米的位数越多，生产成本就越低。”

减小单元尺寸是增加单层 DRAM 芯片上可存储数据量最明显的方法。但垂直电容器会产生非常厚的层，难以堆叠。一些尝试尝试水平运行电容器。另一些尝试则完全取消电容器。然而，没有一种方法可以达到最佳效果。虽然我们可能还需要数年时间才能实现这种 DRAM 的商业化生产，但正在采取的措施具有启发意义。

3D DRAM 有两个含义，其中之一已经投入生产。“3D DRAM 最常见的用例是 HBM（高带宽内存），” Synopsys HBM 接口解决方案高级产品经理 Bhavana Chaurasia 表示。“HBM 为当今的高性能数据中心 SoC 提供了所需的带宽和性能。”

但 HBM 是一种堆叠芯片存储器，而不是像 3D NAND 闪存那样的单片芯片。如果在 HBM 架构中使用单片 3D DRAM 芯片，则可以立即带来提升。“当商业上可行的 3D DRAM 可用并且芯片堆叠挑战（例如热管理）得到进一步解决时，这对 HBM 提供商来说将是一个好消息，因为它引入了内存密度和能效改进，这将对数据中心和 AI 应用产生影响，”Synopsys 嵌入式存储器首席产品经理 Daryl Seitzer 表示。

优化单层 DRAM 单元比堆叠单元要容易得多，尽管“容易”是一个相对术语。最简单的方法是打印更小的特征。这可以通过使用 193nm ArF 光刻技术推动自对准双重和四重图案化 (SADP、SAQP) 或转向极紫外 (EUV) 光刻技术来实现。

Brewer Science业务发展经理 Daniel Soden 表示：“在减少占用空间方面，最新的举措使 EUV 图案化与用于尖端 2D DRAM 节点的传统 ArF SADP 和 SAQP 工艺形成了鲜明对比。”

这些进步将在绝对意义上缩小单元尺寸，但相对于最小特征尺寸而言，其尺寸保持不变。另外，目前正在努力改变单元架构，以便实现 4F2 的面积效率（其中 F 是最小特征尺寸）。三星在 IMW 2024 会议上宣布了这些努力。它采用垂直通道晶体管，允许在每个字/位线交叉点放置电容器，并从当前的 6F2单元移动到 4F2 。但它需要包括铁电体在内的新材料以及高精度制造。该公司的目标是在 2025 年完成这个版本。

图1 ：减小单元尺寸。每个字线/位线交叉处都有单元可用

这种新单元提供了更好的每层单元容量，但它仍然使用垂直电容器。因此，尽管三星正在努力在 2030 年实现 3D 堆叠 DRAM，但 4F2架构不会成为实现这一目标的途径。

铁电体也是韩国科学技术院 (KAIST) 的研究课题。2022 年纳米融合会议上的一篇论文探讨了萤石结构的氧化铪，而 2024 年 VLSI 研讨会上的一篇论文则研究了铪锆氧化物 (HZO)。在这两种情况下，人们的兴趣都在于所谓的准同型相边界 (MPB)，它将材料的两个相分隔开来——尽管具体是哪两个相取决于材料。

老牌内存生产商的主要努力是尝试摆脱垂直电容器。实际上，这种层会非常厚，导致堆叠效率低下。通过将电容器侧放，层会变得更薄，但单元仍会水平扩展。三星计划在其堆叠版本中采用这种方法。它称修改后的单元小于 4F2 ，考虑到电容器的尺寸，这乍一看是不直观的。但单元本身并不具有这种尺寸，因为单元本身会大得多。通过堆叠它们，您需要将实际单元尺寸除以层数，从而得到小得多的有效面积效率。

三星尚未透露具体如何实现这一目标。但 Lam Research 发表了一篇博文，阐述了如何实现这一目标的想法。Lam 是一家半导体加工设备供应商，因此大概不会涉足 DRAM 业务。该公司也不太可能透露其客户在做什么，因此以下讨论实际上更多的是说明性的，而不是确定性的。

第一个基本概念是将具有垂直盖的单元翻转到侧面，这带来了自身的挑战。“DRAM 技术的不断扩展正在推动使用水平电容器堆栈的 3D 几何结构，”Vincent 说。“水平方向需要横向蚀刻，这很困难，因为凹槽尺寸差异很大。”

图 2：翻转cell以使电容器水平放置。在这个概念视图中，图纸实际上是旋转的。但这本身并不是可制造的配置

随后，Lam 提出了对存储单元的三项改进。首先是将位线滑到存储单元的另一侧，从而减少沿途有源区域的长度。此时，细长的电容看起来不合适。它们之所以有这种形状，是因为垂直放置时，对面积有有益的影响。但一旦翻转，就会损害面积。重要的是电容器的表面积，因此现在有空间让电容更宽、更短。

Vincent 表示：“电容器需要缩短——它们不能像现在那么长——并堆叠起来以优化单位面积的位数。每位面积和电容器长度之间的适当平衡需要通过工艺/设计优化来确定。”

在 Lam 提出的第二个单元变更中，环绕栅极 (GAA) 晶体管进一步缩小了芯片尺寸。其他人也认同 GAA 举措的价值。

Brewer 公司的 Soden 表示：“从功能角度来看，对环绕栅极 (GAA) 和电容器结构进行更彻底的重新构想可能更有意义。但这需要新的旋涂步骤、光刻和沉积/蚀刻集成。”

图 3：制作更小的水平单元。位线可以滑到右侧，为更宽（因此更短）的电容器腾出空间，占用的面积更小

最后一个重大变化是将多个单元附加到每条位线上，以提高效率。

图 4：增加连接到每个位线的单元数量

3D NAND 最显著的特征之一是侧面的阶梯状结构，用于连接各个层。虽然这种方法很有效，但也需要占用相当多的空间和精力。Lam 建议使用内部通孔作为连接。

图 5：内部通孔用于连接各层，作为阶梯结构的替代方案

这导致了如下图 6 所示的堆叠结构。单个单元的占用空间比 3D NAND 单元的占用空间大得多，但无论如何实现，它都比传统 DRAM 密度高得多。

Vincent 提醒道：“蚀刻和沉积专家可能会对我们的模拟结果感到震惊。例如，我们考虑在我们的架构中蚀刻和填充 30nm 临界尺寸和 2µm 深度的沟槽。”换句话说，要将这些想法转化为商业上可行的产品，还有很多工作要做。

图 6：根据 Lam 的建议设计的 3D DRAM 结构

盖 DRAM 单元中只要有电容器，就需要在某些方向上留出空间。水平方向上，它将比三星明年推出的 4F 2大得多。因此，人们不禁想问，有没有不用电容器就能做到这一点的方法，答案是肯定有的。研究人员已经研究了很长时间。但只有一家公司提出了商业提案，而不仅仅是研究项目。

研究中的一种替代方案涉及栅极控制晶闸管。晶闸管是一种双极 PNPN 结构，触发后会锁存并传导高电流。除非使载流子耗尽，否则无法关闭它，而这需要一段时间。栅极控制版本有一个额外的端子，可以更快地关闭它。

这种方法的挑战在于，它需要多条字线来设置水平硅片上各个区域的极性，以创建 PNPN 结构。这些不是相同电压下相同字线的副本。相反，它们共同充当字线，但单独它们将具有不同的电压，一些为正，一些为负，以创建增强或耗尽区域。早期的提案需要三条这样的字线，但 Macronix[5] 的进一步工作将其减少到两条。

图 7：可控晶闸管作为无电容器的 DRAM 单元。每条“字线”实际上有三条不同电压的线来设置 n 区和 p 区。Macronix 提出了双字线版本

另一种“无盖”单元采用浮体，类似于闪存使用的浮栅。它是一个没有出口的导电区域，因此理论上应该能够保持电荷。这种结构已经研究了很长时间，特别是在绝缘体上硅 (SOI) 晶圆上，但它们的成果并不理想。

然而，Neo Semiconductor 声称已经克服了先前的限制，并提出了用于商业用途的特定技术。负电压下的第二个晶体管栅极加上超薄主体可实现背栅极通道深度 (BCM) 调制，从而将保留率提高 40,000 倍，将感应窗口提高 20 倍。

Neo Semiconductor 首席执行官兼联合创始人 Andy Hsu 解释说：“浮体cell是 20 年前开发的，使用 SOI 晶圆将cell体与基板隔离，从而成为用于存储电荷的电容器。然而，由于与数据保留、漏电流以及控制浮体电位相关的挑战，尤其是在缩小到较小的cell尺寸时，它未能成功进入量产。根据模拟，这种机制 [双门控] 可以增加感测裕度和数据保留。”

与电容器相比，浮体是一种尺寸适中的结构。它使单元尺寸进入 NAND 闪存所用的范围，尽管它仍然比闪存单元大一些。重要的是，读取过程现在是非破坏性的，这应该会减少延迟，因为读取后写回不是必需的。读取电流约为传统单元的 10%。

图 8：Neo 的 3D 浮体概念。浮体中电荷的存在与否决定了cell状态

这种结构提供了一种与 3D NAND 非常相似的 DRAM 堆叠。“这项技术基于两项成熟的技术，”Hsu 指出。“它结合了浮体单元和 3D NAND 闪存，这两项技术之前已经得到验证，”尽管浮体单元从未进入大批量生产，而解决先前浮体问题的双栅极版本仍有待验证。

图 9：Neo 的浮体堆叠结构

直到今年，该公司还使用模拟来证明（至少在纸面上）新想法是可行的。今年，该公司发布了 TCAD 模拟结果，并开始制造概念验证 (PoC) 晶圆。“第一个cell PoC 将处于cell级别，”Hsu 解释说。“我们可以演示该过程，优化cell尺寸，并对所有操作进行测量。”

第一阶段预计将于 2025 年产出晶圆。第二阶段将把该模块集成为完整的设备，预计于 2026 年完成。

向业界推销全新的想法总是很难。如果先前的研究引发了人们对此类技术的担忧，那么就更加困难了。主要存储器制造商在考虑授权之前需要彻底确信这些想法是可靠的。这就是 PoC 的作用。鉴于 2026 年的可用性，业界仍需要时间（通常以年为单位）来确保朝这个方向发展不会导致最后一刻出现致命的意外缺陷。

半导体行业（尤其是保守的内存行业）充斥着过于革命性的伟大想法，最终败给了对现有方法进行不太理想但足够好的修改。“新架构总是比现有方法的实施更具挑战性，”索登观察到。

例如，如果 Neo 技术证明其可行性，三星会放弃其水平封盖技术吗？当然，这取决于承诺的利益与背离传统技术的风险之间的权衡。

在这种情况下，好处是显著减少单元面积。假设它有效，任何采用它的制造商都会比坚持使用水平电容的公司获得成本或容量优势。内存仍然需要刷新，但它可以允许更慢的刷新率。这将节省电量。PoC 测量应该提供可靠的数字，有助于确定未来的行业方向。

所有正在进行的努力都需要多年的开发和评估，才能实现商业化。Lam 的提议就是这样。其他人需要与他们一起开发实用版本。三星首先专注于 4F 2的努力，然后再着手解决堆叠问题（至少根据其公开声明）。晶闸管仍在研究中，而 Neo 的方法需要多年的验证。

期望在 2020 年前取得巨大进展未免过于乐观。但根据目前的努力，世界最终将迎来 3D 单片堆叠 DRAM。唯一的问题是它会是什么样子，以及什么时候会准备好。

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