先进封装超越摩尔定律，晶圆厂和封测厂齐发力

芯片封装和测试是芯片制造的关键一环。芯片封装是用特定材料、工艺技术对芯片进行安放、固定、密封，保护芯片性能，并将芯片上的接点连接到封装外壳上，实现芯片内部功能的外部延伸。芯片封装完成后，芯片测试确保封装的芯片符合性能要求。通常认为，集成电路封装主要有电气特性的保持、芯片保护、应力缓和及尺寸调整配合四大功能。

半导体产业垂直分工造就专业委外封装测试企业（OSAT）。半导体企业的经营模式分为IDM（垂直整合制造）和垂直分工两种主要模式。IDM模式企业内部完成芯片设计、制造、封测全环节，具备产业链整合优势。垂直分工模式芯片设计、制造、封测分别由芯片设计企业（Fabless）、晶圆代工厂（Foundry）、封测厂（OSAT）完成，形成产业链协同效应。

封测行业随半导体制造功能、性能、集成度需求提升不断迭代新型封装技术。迄今为止全球集成电路封装技术一共经历了五个发展阶段。当前，全球封装行业的主流技术处于以CSP、BGA为主的第三阶段，并向以系统级封装（SiP）、倒装焊封装（FC）、芯片上制作凸点（Bumping）为代表的第四阶段和第五阶段封装技术迈进。

全球半导体封装行业保持稳定增长，先进封装市场规模将于2027年首次超过传统封装。根据SemiconductorEngineering预测，全球半导体封装市场规模将由2020年650.4亿美元增长至2027年1186亿美元，复合增长率为6.6%。先进封装复合增长率超过传统封装，有望于2027年市场规模超过传统封装，达到616亿美元。

先进制程的成本快速提升且接近物理极限，先进封装获重视。随着工艺制程进入10nm以下，芯片设计成本快速提高。根据International Business Strategies（IBS）的数据，16nm工艺的芯片设计成本为1.06亿美元，5nm增至5.42亿美元。同时，由于先进制程越来越接近物理极限，摩尔定律明显放缓，侧重封装技术的More than Moore路径越来越被重视。

台积电早已入局先进封装，近年约10%资本开支主要用于先进封装。台积电在追求先进制程的同时，早在2008年便成立集成互连与封装技术整合部门入局先进封装，目前已形成CoWoS、InFO、SoIC技术阵列。近年来，台积电每年资本开支中约10%投入先进封装、测试、光罩等。

2023年先进封装领域资本开支为99亿美元。根据Yole的数据，2023年先进封装领域资本开支为99亿美元，主要来自台积电、英特尔、三星、SK海力士等半导体大厂，以及安靠、日月光、长电科技等头部OSAT厂商。Yole预计2024年先进封装领域资本开支将增加到115亿美元。先进封装约占IDM/晶圆代工厂2023年资本开支的9%；约占头部OSAT资本开支的41%。

2023-2029年全球先进封装营收CAGR为11%。根据Yole的预测，2023年全球先进封装营收为378亿美元，占半导体封装市场的44%，预计2024年将增长13%至425亿美元，2029年增长至695亿美元，CAGR达11%，其中2.5D/3D封装增速最快。从2019-2029年先进封装I/O间距和RDL线宽/线距的技术路线来看，呈缩小趋势。其中锡球I/O间距在300μm不变，RDL线宽/线距从＞5/5μm缩小至＞2/2μm，微凸块间距由80-40μm缩小至50-40μm。混合键合（Hybrid Bonding）使金属-金属、氧化物-氧化物面对面堆叠成为可能，可使凸块间距小于10μm，用在W2W（wafer-to-wafer）和D2W（die-to-wafer）中。

FO（Fan-Out，扇出型封装）：基于晶圆重构技术，将切割后的好芯片重新放置在载板上，芯片间距离视需求而定，布线可在芯片内和芯片外，可提供更多的I/O数量，包括晶圆级扇出型（Fan-out Wafer Level Packaging，FOWLP）和面板级扇出型（Fan-out Panel Level Packaging, FOPLP）。与之相对的FI（Fan-In，扇入型封装）布线均在芯片尺寸内。

WLCSP（Wafer Level Chip Scale Packaging，晶圆级芯片规模封装）：将晶圆级封装（WLP）和芯片尺寸封装（CSP）合为一体的封装技术。WLP是直接在晶圆上进行大部分或全部的封装测试程序，之后再进行切割；与之相对的传统工艺是将单个芯片从晶圆上切割后再进行封装测试。CSP是指整个package的面积相比于silicon总面积不超过120%的封装技术。

2.5D封装：将多个芯片通过中介层（Interposer）连接，提高XY面密度，可以在保持性能的同时降低成本、提高良率，具有更好的灵活性和可扩展性。3D封装：直接在芯片上打孔和布线，实现Z方向的芯片堆叠和连接。目前在存储领域应用较多。TSV（Through Silicon Via，硅通孔）技术可以实现硅片内部垂直电互联，是实现2.5D、3D先进封装的关键技术之一。相比平面互连，TSV可减小互连长度和信号延迟，降低寄生电容和电感，实现芯片间低功耗和高速通信。

SiP（System in Package，系统级封装）：根据国际半导体路线组织（ITRS）的定义，SiP是将多个具有不同功能的有源电子元件与可选无源器件，以及诸如MEMS或者光学器件等其他器件组装到一起，实现一定功能的单个标准封装件，形成一个系统或者子系统。SiP封装内部可能用到倒装芯片、芯片堆叠、晶圆级封装等多种封装技术。

Chiplet（芯粒/小芯片）：指预先制造好、具有特定功能、可组合集成的晶片（Die），可以组合起来创建更大的系统或集成到现有芯片中，允许系统设计人员混合和匹配不同的芯片功能，以创建定制和优化的解决方案。相比SoC，具有更高的灵活性、可扩展性和模块化。根据martket.us的预测，全球Chiplet市场规模将由2023年的31亿美元增长至2033年的1070亿美元，CAGR约42.5%。从产品来看，2023年CPU Chiplet占比超过41%。

2008年台积电成立集成互连与封装技术整合部门，专门研究先进封装技术，重心发展扇出型封装InFO、2.5D封装CoWoS和3D封装SoIC。2011年推出CoWoS，2012与赛灵思在FPGA上合作量产；2014年投入InFO研发，2016年获得苹果A10订单；2018年公开SoIC技术，2022年量产，AMD是首发客户。2020年台积电宣布将其2.5D和3D封装产品合并为一个全面的品牌3DFabric技术，进一步将制程工艺和封装技术深度整合；2022年宣布成立台积电开放创新平台（OIP®）3DFabric联盟，以进一步加速3D IC生态系统的创新及完备。

CoWoS（Chip-on-Wafer-on-Substrate）：一种2.5D封装技术， 根据中介层的不同，台积电CoWoS封装技术包括CoWoS-S（Silicon Interposer）、CoWoS-R（RDL Interposer）以及CoWoS-L（Local Silicon Interconnect and RDL Interposer）三种类型。英伟达H100、A100、B100采用台积电CoWoS技术。TrendForce预计台积电2024年CoWos总产能增长150%，年底达到月产能接近40K，2025年再增长7成，其中英伟达需求占比近半。

2022年12月，三星电子在半导体业务部门内成立先进封装（Advanced Packaging，AVP）业务团队，以加强先进封装技术，并在各业务部门之间创造协同效应；2024年7月AVP业务团队重组为AVP开发团队，目的是抢占2.5D、3D等新封装技术。AVP团队可为客户和产品量身定制先进封装技术和解决方案，并将其商业化。同时特别致力于开发基于RDL（重布线层）、Si Interposer（硅中介层）/Bridge（硅桥接）和TSV（硅通孔）堆叠技术的下一代2.5D和3D高级封装解决方案。2023年三星成立MDI（多芯片集成）联盟。

英特尔希望到2030年实现单个封装中集成1万亿个晶体管的目标。EMIB（Embedded Multi-Die Interconnect Bridge）：2.5D封装技术，不含中介层，通过嵌入基板的硅桥实现芯片直接的连接。Foveros：3D封装技术，2019年推出的Lakefield首次采用Foveros封装。英特尔预计2025年3D封装产能将是2023年的4倍。

2022年日月光推出VIPack先进封装平台，由六大核心技术组成，提供垂直互联集成封装解决方案。此平台利用先进的重布线层（RDL）制程、嵌入式整合以及2.5D/3D封装技术，协助客户在单个封装中集成多个芯片来实现创新未来应用。

FOCoS（Fan-Out Chip on Substrate）：可将不同的芯片封装在高脚数BGA基板上，包括FOCoS-CF（Chip First）和FOCoS-CL（Chip Last）两种。FOCoS-Bridge：通过桥接硅芯片连接不同芯片。FOPoP（Fan-Out Package on Package）：结合扇出式底部封装和标准顶部封装，底部封装有两个RDL（顶部和底部），利用电镀铜柱实现穿模垂直互连。FOSiP（Fan-Out System in Package）：扇出型系统级封装。

倒装封装技术：长电科技提供丰富的倒装芯片产品组合，从搭载无源元器件的大型单芯片封装，到模块和复杂的先进3D封装，包含多种不同的低成本创新选项。长电科技提供从设计到生产的全方位一站式倒装芯片服务，包括高速、高引脚数的数字和射频测试。晶圆级封装技术：长电科技提供的晶圆级技术解决方案包括扇入型晶圆级封装（FIWLP）、扇出型晶圆级封装（FOWLP）、集成无源器件（IPD）、硅通孔（TSV）、包封芯片封装（ECP）、射频识别（RFID）。长电科技的创新晶圆级制造方法称为FlexLineTM方法，为客户提供了不受晶圆直径约束的自由，同时实现了传统制造流程无法实现的供应链简化和成本降低。

2021年公司在高性能计算领域建成了2.5D/3D封装平台（VISionS）及超大尺寸FCBGA研发平台。截至2023年底，通富微电超大尺寸2D+封装技术、3D堆叠封装技术、大尺寸多芯片chip last封装技术已验证通过；SiP产品方面实现国内首家WB分腔屏蔽技术研发及量产；通过高导热材料开发满足FCBGA大功率产品高散热需求。通富微电将大力投资2D+等先进封装研发，积极拉通Chiplet市场化应用，提前布局更高品质、更高性能、更先进的封装平台，不断强化与客户的深度合作，拓展先进封装产业版图。