经过前面章节内容的介绍，我们知道源端匹配的整个传播过程是比较复杂的，信号幅度先减半，然后再经过反射翻倍。那么有没有更简单一点的匹配方式呢？
有的，那就是终端匹配。初一想感觉好像用的不多，其实也用的不少，比如DDR总线的地址命令总线的匹配，RS485总线的匹配等。
接下来，我们详细看下终端匹配的工作原理以及它的优缺点。
终端匹配
终端匹配目的是减小终端反射，使得：R2(ω)为0，那么我们可以得到终端匹配传输函数为：
此时信号在终端被完全吸收，不会反射回到源端。
从该点来看，这是个非常好的匹配方法，那如何能实现终端匹配呢（ R2(ω) = 0）？
根据终端反射公式：R2(ω) = [ZL(ω)-Z0(ω)]/[ ZL(ω)-+Z0(ω)]，只要求ZL = Z0，就能使R2(ω) = 0。
此时信号在第一次传输到终端后，就会被终结掉，不会被反射回到源端。
1，终端并联匹配
并联匹配如下图所示有如下特点：
1. 假设源端输出阻抗很小(Zs≈0，A(ω)≈1),那么在传输线上是全幅值传播的。
源端串联匹配的第一次传输是半幅值，但若Zs很小时，第一次传输的信号基本上不会被分压，那么信号就是全幅值。
2. 所有反射波形在终端被完美匹配时，信号会被并联匹配电阻所抑制（R1=Z0），而不会产生反射。
3. 此时我们在接收端的电压 = 发送端电压，两者信号相比，理想情况下（无损传输线）只有传输线延时。
如上图所示，接收端管脚等效成寄生电容C，那么电路的时间常数RCtime = （Z0 | R1）*C = (Z0/2)* C，计算RC滤波上升时间（10%-90%）公式：Tterm = 2.2*(Z0/2)*C = 1.1*Z0*C。
假设信号发出原上升沿时间为：T1，那么B点（芯片管脚内部）的实际上升延（10%-90%）时间：TB= √(T²term+T²1)。
并联电阻匹配的充放电时间，是源端匹配的一半，说明边沿时间比源端匹配快，但并不能快一倍。
通过对上述的终端匹配方式分析，终端并联匹配的信号传输模型更简单：
1，传输线上所有位置的信号相等（不会出现半高电平）。
2，传输线充电常数比源端匹配小一半。
这简直就是完美的匹配拓扑，但我们在实际应用中，为什么是使用源端匹配更多呢？
让我们来做一道简单的小学算术题：假设输出LVTTL电平（3.3V），传输线阻抗为50ohm，所以需要在终端匹配：50ohm电阻至GND；那么在输出3.3V高电平时，在50ohm终端匹配电阻上流过的电流是：3.3V/50 = 66mA。那么计算终端匹配电阻上消耗功率P = U*I = 3.3 *0.066= 0.22W。
这会导致如下3个问题：
1. 66mA电流对于一般TTL/CMOS器件的管脚来说太大了，对器件来说负载太大。
2. 如果选用陶瓷贴片电阻作为终端匹配电阻，至少需要1206（额定功耗0.25W）以上封装。
3. 一根信号线的匹配电路消耗0.22W，那么100个信号线匹配就要会消耗22W的损耗。
这么一算，发现终端并联匹配的方式，好像也不那么香了。
2，终端戴维南匹配
这么好的匹配拓扑，实在弃之可惜。所以我们一般会采用改进版本：戴维南匹配（分离式端接匹配），如下图所示； R1和R2电阻比值控制着高低电平驱动电流的相对比例，而且R1和R2电阻值的选择，有三个约束条件：
1. R1和R2并联阻值要等于Z0。
2. 输出电流不能大于Iohmax（最大高电平输出电流）。
3. 输出电流不能大于Iolmax（最大低电平输出电流）。
举个栗子：我们常见的DDR的ADDR/CMD线匹配，是戴维南终端匹配；可以从VDDQ电源电压分压终端端接，也可以通过VTT电源电压直接端接到ADDR/CMD上。
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