我们在实际电路中，有各种的PCB走线设计，而不同的PCB走线可以用采用不同的模型来进行分析。然后采用最合适的方式来进行阻抗匹配设计。
接下来，我们来看几个典型的传输线模型。
1，短线
当输入信号的边沿时间足够长（线长<1/6 Tr），所有错开振荡部分会混合叠加，不会产生振铃现象，仅当信号上升时间能够与信号在传输线上的延迟差不多甚至更小时（长线），才会出现明显的过冲和振铃。
根据如上的理论推导，在短线模式下传输线的损耗和延时都可以忽略不计，且T(ω)= R2(ω)+1；可以将传输函数简化：
Sshort(ω)=
[A(ω)*(R2(ω)+1)]/[1-(R2(ω)*R1(ω)]
将函数代入源端阻抗Zs，传输线阻抗Z0，终端阻抗ZL计算：
Sshort(ω) = ZL/(ZL+Zs)。
此时得到一个短线模式的结论：在短线模式下的传输模型是由负载阻抗ZL和源端阻抗Zs构成的简单阻抗分配网络。
那么，源端串联阻抗匹配还有用么？
当然还是有作用的，串阻Rs会被叠加到Zs上，增加了分压效果，从而减小了接收端信号电压幅度。
2，高源端阻抗无匹配传输线
源端阻抗值大，主要体现在源端阻抗分压：A(ω) =Z0(ω)/[Zs(ω)+Z0(ω)] 和源端反射系数：R1(ω) = [Zs(ω)-Z0(ω)]/[ Zs(ω)+Z0(ω)]上。
而传输到终端后反射系数：R2(ω) = [ZL(ω)-Z0(ω)]/[ ZL(ω)+Z0(ω)] = 1，表明是全反射（因为理想终端阻抗ZL(ω)是无穷大）。
1. 此时由于源端电阻Zs(ω)很大，导致A(ω)很小，所以高源端阻抗时初始输出的阶跃非常小。
举个栗子：假如源端阻抗Zs(ω)=1000Ω，特征阻抗Z0(ω) = 50Ω，那么源端分压A(ω) = 50/(1000-50) = 1/19，如果是3.3V电平信号，那么在经过第一次阻抗分压之后的电压是0.17V。
2. R1(ω)很大说明信号从终端反射回源端时也产生了较大幅度反射，在确定的时间段内，其最终值等于输入阶跃值。
根据上面的栗子：R1(ω) = (1000-50)/(1000+50) = 950/1050 = 0.9。
注意：反射系数为0.9表示很大的反射（全反射的系数为1），如果反射系数为0表示没有反射，反射系数为-1表示全吸收。
如下图所示，我们可以得到这种阶跃非常像RC滤波的响应（缓慢的上升，类似于RC充电），阶跃响应的建立时间段与源阻抗和线上负载电容的乘积相近。
由于高源端阻抗无匹配传输线阶跃响应与RC滤波的相似性，可以把传输线的输入看做容性负载，所以在线路匹配设计时，如果串入电阻过大时，现象是：无过冲，但边沿会变缓。
3，中间容性负载传输线
假设一种最简单的情况：一个电容器并接在传输线的中间位置（电容器的左右两侧传输线都是无线长），此时信号会在此处产生两部分信号：反射信号（反射系数）和传输信号（传输系数）。
1. 在并接电容器的位置，其阻抗Z = Zc | Z0（并联），可得容性反射系数Rc(ω) = -jω*C*Z0/(2+ω*C*Z0)；我们可以得到：如果反射系数为Rc(ω) = 1，当fmax = 1/(2*C*Z0*π)时，将发生全反射，所以不可以将传输线使用在该频率上；
举个栗子，假设Z0=50ohm，C=1nF，那么fmax ≈ 6.4MHz时几乎是全反射。
2. 如果信号频率在该频点以下，那么反射系数等于输入阶跃的导数：-C(Z0/2)。
如果数字信号拐点频率小于fmax，对信号传输看起来使一个低通滤波器，减慢输入信号的上升时间，响应时间（10%~90%）：Tr = 2.2C*Z0/2。
4，等间隔容性负载传输线
有一种电路模型，与原来的模型相比有相同的电感和电阻，但有不同的电容值。
举个栗子：1驱多的DDR/Nand Flash 拓扑结构，每片DDR/Nand Flash颗粒相当于增加了一个容性负载。
我们将这个容性负载值加到现存传输线的单位长度电容上，得到新的传输线模型电容值。
如下图所示，此时得到一个重要的结论：等间距多容性负载新模型的传输线阻抗会变小，传输延时会增加，在阻抗匹配和时序设计时要另外考虑。
我们从该栗子可以看到：传输线上信号传播速度和特征阻抗取决于在传输过程中受到感抗和容抗的组合： Z = √(L/C)，介电常数和磁导率只是这两个参数的另外一种方式的呈现，所以虽然介电常数和磁导率不变，如果还有其它外部条件改变了信号传播过程中的感抗和容抗，那么还是会影响到其传播速度和传输线阻抗。
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