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Q：有没有大佬知道bjt原理图和封装管脚数不一致的这种情况下，版图多出来的那个管脚该怎么处理啊？是直接接地吗？
A：直接接地或悬空都可以。
Q：好嘞，谢谢啦！
Q：疑问，如果做负反馈，怎么接了，接在一起连电阻或电感吗？
A：运放 PA 还是晶体管 PA？要电压反馈还是电流反馈？
Q：没有实际需求，就是看到上面有人提到封装好的管子扇出两个发射极，如果为了改善s11，那么是不是在pcb上先连在一起，再串电感？
A：可以
Q：感谢！
Q：有没有大佬知道这个混频器空气桥是啥东西?
A：化合物半导体，没有cmos多层金属层方便布线，布置马相巴伦或者变压器时，可能用到空气桥走线。通过旋涂一层牺牲层光刻胶制备，后面把光刻胶去掉,需要注意就是夹取芯片，或者后到集成工艺，不要把空气桥弄断了，那就电气失效了。所以给你画图标明。
Q：好的 谢谢佬的解答。
Q：家人们，右边上p下n这种情况面对输入2.5V的时候同时导通有什么方法解决么？
A：可以使用两个 PMOS 管。
Q：有道理，但是这里当输入信号是2.5V和0V两个电平的时候，就没体现轮流导通的感觉。
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Q：大佬们请问用CGH40010的管子测试其静态IV特性时候，发现没有缓慢导通，而是漏极电流在栅极电压为-3V时突然增的很大，然后电流被限流，再减小栅压漏极电流一直不变，还是那么大，这是什么原因呢？
A：看着像自激了。
Q：这个没加射频信号，看IV特性也会这样吗？
A：我也遇到过类似的情况。
Q：请问当时是如何解决的呢？
A：栅极加电容漏极加电容，有的解决了，有的没解决。
Q：楼主这种情况可以复现嘛？
Q：可以复现，奇怪了，就是如果出现很大电流之后，我再减小栅压漏极电流不变；但是重新测还能有这个结果。
A：自激会在没有射频信号时发生，自激和匹配电路和偏置电路有关。匹配电路导致pa的增益过高会发生这种现象。此外外部电源的开关频率噪声和纹波也会导致自激，这种就在栅和漏加大电容试试。在仿真设计阶段最好保证保证全频段稳定。
Q：学到了学到了感谢感谢，设计频段3-4，我看0-9GHz全稳定了。
A：看看下电源干不干净，试试加大电容。
Q：我那个是疯狂加电容都不行，就换了个热沉片，常规的钼铜的就没问题，换成其他热沉片就不行，不知道为啥，不过我换的热沉片不导电，热沉片表面镀了金属用于接地。不知道有没有可能因为这个原因导致。
这个电容是RC网络的电容吗还是隔直电容呢。
A：去耦电容，你栅漏偏置电路上的电容。
A：接地散热确实也会有影响，有的时候功放管结构螺钉没上好也会出现。
Q：求助各位老哥，virtuoso仿真VCO，pss beat frequency设置到1/2输出频率都会收敛，不然就报error，这个正常吗？一般beat frequency不都设置成输出频率吗？
A：印象中输出频率附近都会收敛，应该有一个容错范围，相差不太离谱应该都可以。
Q：OK
Q：问一下大家，如果我想做管子的loadpull测试，那么我的测试管子DUT，一般怎么处理才比较准确？
A：在片还是同轴？
Q：应该是在片吧两者测试情况，对DUT的影响大吗，是直接栅漏接走线连PAD出来吗？这样会不会测试结果跟实际仿真上有误差？（毕竟做设计时没有那部分走线啥的）。
A：这也能去嵌的，去嵌就行了呗。
Q：我看论文里是这样设置的。我跟他一样就行了吗？
A：是不是需要做好匹配避免震荡啊，然后去嵌。
A：这跟设置有什么关系，你不是要测得准吗？
Q：我对这方面知识比较匮乏，想请教一下，你的意思是测试准确的重点不在DUT上，在片和同轴都可以用图示的DUT测试，是吗？
A：图示的DUT是在片测试不是同轴测试，这么小的器件没必要同轴测试。
Q：哦哦，好的。我再请教一下在片测试还有什么是需要注意的吗？
A：挺多的，比如你要准确的做在片负载牵引，是要脉冲还是连续波模式？是打算用有源负载牵引还是无源负载牵引？考不考虑输入和输出谐波阻抗的影响？你测试的频段太高的话，器件的最佳阻抗会跑到系统量程之外，这就需要做预匹配，而且在高频处的负载牵引在史密斯圆图的中心是准的，越到边上越不准。还有就是你的在片去嵌入怎么做，采用什么去嵌入方法，去嵌入测试结构怎么设计。器件做负载牵引测试是有偏置条件的吧？为什么要选用这样的偏置条件而不用那样的偏置条件。
Q：好的好的，感谢信息量有点大，我下去沉淀下。
Q：家人们，请教个问题，阻抗牵引过程中设置奇次谐波阻抗使LoadTuner为1k，设置偶次谐波阻抗为0欧，这是什么原理，ADS软件内部算法是怎么实现过程的，谢谢。
这是我前几天做的一个牵引，按照youtube上老外的方法试了一下，偶次和奇次谐波阻抗都设为1k，我看仿真结果也没啥大的区别。
A：谐波阻抗有时候会影响效率。做谐波阻抗负载牵引的话能找到它。但实际上，你做阻抗匹配的时候都针对基波做的阻抗匹配，硬要把基波和谐波都匹配到的你想的特定阻抗点，这个估计不好做了吧。
Q：谢谢！
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