集成电路封装是指：芯片(Die)焊盘与单板器件焊盘之间部分，包括：焊盘、键合线等。
在电源/地的芯片焊盘到单板焊盘之间串联了一个封装引脚回路电感，成为电源分配网络阻抗的一道屏障：ZL = 2πƒL。
跨过这道屏蔽，我们就进入了芯片（Die）内部了。
我们知道不同器件的封装千差万别：DIP，SOP，SSOP，SOT，BGA等等，不同封装的引脚电感相差很大：大到几十nH，小至几十pH。
除了封装引脚电感，还有连到单板的过孔回路电感，以及电源/地平面上运送电流过程中的扩散电感。
考虑封装电感和片上电容的相互作用，单板为短路阻抗时由芯片看向电源分配网络阻抗曲线，如下左图所示，该阻抗由封装电感决定：无论怎么设计板级电源分配网络，都不可能将芯片（die）看向电源的网络分配阻抗减小到比封装引脚阻抗更小。
由于封装电感与片上电容相互作用，会出现很大并联谐振阻抗尖峰，如上右图所示，此时可以通过封装中的去耦电容抑制。
我早期接触到的有些CPU或DSP，会看到在器件表面焊接/排列了多个0201封装电容，这些电容就是用于器件封装和Die之间的滤波，抑制管脚电感的并联谐振阻抗尖峰。
为了确定板级电源分配网络的设计目标，先确定由封装引脚、过孔和扩散电感共同组成的阻抗开始超过目标阻抗时的频点，这是板级阻抗对芯片发挥作用的高频上限频率。
封装引脚电感、最高有效频率和目标阻抗之间的关系：Ztarget < 2π*Lpkg* ƒmax。
给出100MHz频率下，封装电感和目标阻抗的关系如左下图：如果单板目标阻抗在斜线下方，此时目标阻抗很低，封装引脚电感很大，那么单板最高有效频率低于100MHz；当封装中有去耦电容时，板级阻抗最高有效频率往往小于100MHz。
如右上图所示，封装电感大的另外一个好处是：它作为一个过滤器，以防止高频噪声从芯片的电源分配网络跑到单板上，封装引脚电感越高，板上电压噪声就越少。
欢迎点“赞”“关注”“在看”，谢谢~
