与硅衬底相比，基于 GaAs 和/或 InP 的 III-V 族材料
通常直径较小，GaAs 最大直径为 150 毫米，InP 最大直径为 100 毫米，尽管直径为 150 毫米的块状晶圆已经过采样。本文提出了一种新技术，通过将基于晶圆键合和层转移技术的智能切割技术与平铺相结合来扩大这些材料的直径。在这种独特的方法中，层转移步骤中使用的供体衬底不是简单的块状晶圆（直径受限），而是通过平铺许多晶圆试样而产生的大直径重建晶圆，这些晶圆试样是从小直径的块状 III-V 族衬底上切割下来的。正如在通过智能切割工艺生成的绝缘体上硅衬底的大批量制造方案中已经确定的那样，供体衬底可以重复回收和再利用，从而使这种方法在经济上可行。本文研究并成功演示了在硅衬底上生产直径为 200 毫米的 InP 薄膜。这种通用方法可以适用于在 Si 衬底上生产其他大直径 III-V 族元素，包括直径为 300 毫米的元素。
划重点--提供商品化的 薄膜inp-si键合晶圆，最大6寸
从目前我们看到的
单材料波导平台：sicoi,lnoi,ltoi,InGaPOI,inpoi,GAASOI,TI-SAPPHIREOI（nature）
异质集成平台：sin/soi-lt/ln
三五和无源波导集成平台：inp/gaas-soi/sin/si
晶体和无源波导集成平台;Ce-Yig-OI--nature文章
上述三种平台无疑都用到了先进的键合设备，表面活化键合（键合气泡少，可用面积多）和D2W键合，同时上述两种设备技术较为先进，采购价格较贵（几百到上千万），国内很多平台，单位，学校都还没有，因此我们可以看到，欧洲和美国在光子学异质集成光子学领域创新层出不穷，同时也出现了很多基于异质集成光子学技术的初创企业，国内也有一部分异质集成光子学企业，但大多也为国外归国人才创建。
为了解决这个问题，(表面活化键合和D2W芯片对晶圆键合，尤其适用无源波导上异质集成三五族激光器)
小编为大家提供多材料（InAlAs,Inp,InGaAs,inp,gaas,铌酸锂，晶体，碳化硅，磷化铟，砷化镓，钽酸锂，碳化硅，氮化镓，砷化镓，氮化硅，等等等等）和多材料键合加工，离子注入，抛光煎薄的全流程 全产线，自主可控复合衬底加工，您收到我们的衬底后，可以基于自己单位的平台进行后道的刻蚀工艺的开发。
同时可以提供两类工艺
键合可以亲水键合+退火或者室温表面活化键合+改性层或者D2W芯片和晶圆键合
薄膜层的获取可以通过smartcut离子注入（厚度控制精准，膜层有损伤）+退火cmp或者机械减薄+cmp（厚度控制不精准，但是膜层没损伤）
三五外延衬底层的去除可以使用湿法工艺去除，基于此平台，您可以做
多材料间的异质集成创新，
如果想要了解更多可以联系小编
1. 简介
与硅衬底相比，化合物半导体具有增强的性能和扩展的功能。可在 GaAs 和/或 InP 衬底上外延生长的 III-V 材料以及氮化物化合物，由于可直接利用带隙，为光子和光电应用打开了大门，从而可以创建新型器件，例如光电探测器、激光器和发光二极管。[1-3] 此外，这些材料的电性能（例如改进的载流子迁移率和击穿电压）与硅相比具有优势。这些材料特性优势通过实现复杂外延堆栈的可能性得到巩固。利用带隙工程，可以制造一些重要的器件结构，例如量子阱、高迁移率 2D 电子/空穴气体和隧道势垒。尽管 InP 和 GaAs 具有共同的应用，但已知 InP 可适用于生产较低带隙材料，例如带隙接近 0.75 eV 的 InP 晶格匹配三元合金 InGaAs。
一些与 InP 有关的主要设备/应用包括波长远超 940 nm（通常为 1300 或 1550 nm）的激光器、用于长距离 3D 传感的光电探测器以及光检测和测距 (LiDAR)。还提出了光子元件，例如完全集成在 InP 上的光子集成电路或基于 InP 基激光器与 Si 或绝缘体上硅 (SOI) 光子平台共集成的混合电路。[4–6]
基于 InP 的材料也可用于短波长红外传感器和成像仪。[7]在微电子领域，InP 在电信领域的应用也备受关注。尤其是，由于 InP 基晶体管具有良好的高频性能（尤其是频率高于 100 GHz），这种材料是 6G 应用路线图中提出的热门候选材料。[8–10]
然而，这些有前途的材料仅用于小众应用，因为 InP 材料尤其具有以下特点：1) 非常脆弱，容易发生破损和其他碎裂事件；2) 稀有且昂贵；3) 直径通常较小，通常最大可达 100 毫米（直径为 150 毫米的初步块状晶圆已经过采样）。
因此，这些基板尚未大规模生产，尽管 InP 具有潜在的技术优势，但许多潜在的最终用户仍无法采用基于 InP 的解决方案。
在本研究中，我们介绍了一系列不受这些限制的基于 InP 的工程基板。这些基板是通过 Smart Cut 工艺生产的，该工艺已广泛用于制造大批量和大直径的 SOI 基板（Smart Cut 是 SOITEC 公司的注册商标）。本文的第一部分是将致力于基本的 Smart Cut InP 技术。第一部分将在不考虑衬底直径的情况下，讨论通过这种工艺可以实现的不同 InP 基衬底结构。与基于硅上 III-V 材料异质外延的替代工艺相比，通过采用晶圆键合的 Smart Cut 工艺可以避免与晶格参数匹配相关的问题，包括位错和堆垛层错的产生。
本部分还将讨论将这些衬底用作 III-V 外延的种子衬底，并提供一些初步演示。
第一部分将以一些关于 Smart Cut 工艺提供的初始块状 InP 衬底的多次重复使用可能性的讨论结束。第一部分中介绍的大部分工作基于 100 毫米衬底。通过在 Smart Cut 工艺中使用 150 毫米块状 InP 衬底，可以轻松将其扩展到 150 毫米。
在第二部分中，我们将展示该工艺如何与平铺相结合，为生产大直径 InP 基衬底打开大门，其直径范围为 200 至 300 毫米，远远超出了目前与标准块状 InP 衬底相关的供应。
2. 基本智能切割 InP 技术
2.1. 通过智能切割工艺制造的基于 InP 的工程衬底
图 1. 用于制造 SOI 衬底的 Smart Cut 技术示意图。经许可转载。[11] 版权所有 SOITEC。
图 2. 用于在 Si 衬底而非 SOI 衬底上制造 InP 的 Smart Cut 技术示意图。经许可转载。[11]版权归 SOITEC 所有。
图 1 和图 2 显示了用于生产一流 SOI 衬底（包括直径为 200-300 毫米的衬底）的智能切割技术。[11] 在此过程中，将一层薄层从硅衬底（施主）的表面转移到另一个硅衬底（接收者）。在两个晶圆中的至少一个上形成一层 SiO2 层，该层在工艺结束时变为埋藏的 SiO2 层，将 SOI 层与衬底隔离开来。之后，这些衬底通过晶圆键合连接在一起。随后，由于初步氢离子注入引起的全晶圆级深度分裂，薄层从供体衬底上分离。
为了在 Si (InPOSi) 衬底上制造薄膜 InP，该工艺通过将硅供体晶片（图 1 中标记为 A）替换为块体 InP 而进行了调整。具体而言，可以使用直径为 100 毫米的 InP 和硅衬底分别作为供体和接收器来实现小直径（例如 100 毫米）的 InPOSi 衬底。可以通过选择供体衬底来调整 InPOSi 衬底的一些最终特性，例如掺杂（Fe、S 和 Zn）、晶线取向（(100) 轴上或偏离几度）和晶体质量（例如，穿透位错密度水平）进入的块体 InP。
图 3 显示了根据此工艺制造的直径为 100 毫米的 InPOSi 晶圆。
图 3. 采用 Smart Cut 工艺制造的 100 毫米 InPOSi 基板的整体视图。
相同的 Smart Cut InP 工艺也可应用于其他接收基板。图 4 显示了已使用此工艺演示的其他材料组合，例如“GaAs 上的 InP”和“蓝宝石上的 InP”，以及“Ge 上的 InP”或“InP 上的 InP”（图中未显示）。[11–15] 在图 4 所示的情况下，接收基板是毯式块状晶圆；但是，也可以设想外延层或部分处理的晶圆。
有关用于制造目前的 100 mm InPOSi 或其他形式的“InP on Anything”工程基板的 InP 的智能切割工艺的详细工艺条件已在其他地方报道。[11–15] 已使用 H 离子注入，离子剂量范围为 6 至 7 E + 16 离子 cm 2，能量范围为 60 至 100 keV，更准确地取决于目标 InP 厚度。InP 薄膜的典型厚度范围为 0.2 至 0.7 μm。在低于 300 C 的温度下退火后获得智能切割分裂。至于 SiO2 厚度，它是在晶圆键合之前定义的，可以通过调整众所周知的氧化物形成参数来灵活地调整。在这项工作中，SiO2 膜厚度范围为 0.2 至 1.5 μm。
2.2。基于 InP 的智能切割衬底上的 III-V 外延
这些衬底的设计与后续的外延生长步骤兼容，其中 InP 充当外延的种子层。表面粗糙度是影响外延质量的参数之一。在层转移之后，通过化学机械抛光 (CMP) 恢复了与外延就绪的块状 InP 衬底相当的表面粗糙度。
图 4. 使用 Smart Cut 工艺实现的“InP on Anything”工程基板的一些示例。
图 5. CMP 抛光后的 AFM 扫描（1 1 μm2 和 30 30 μm2），该抛光是在 InPOSi 基板上的 Smart Cut 层转移后进行的。
图 5 显示了 InPOSi 衬底在此步骤后获得的两个原子力显微镜 (AFM) 扫描结果（1 1 μm2 和 30 30 μm2）。在 1 1 μm2 和 30 30 μm2AFM 扫描上获得的表面的均方根平均值 (Rq) 分别为 0.176 和 0.254 nm，证实表面粗糙度足以满足 InPOSi 衬底上的外延生长步骤。InP 层转移到接收器上的晶体结构和质量也会影响衬底与外延的兼容性。X 射线衍射表征用于验证 InP 层的晶体特性是否
在整个 Smart Cut 过程中，InPOSi 的晶粒尺寸都得到了保持。Smart Cut 工艺后，InPOSi 的晶体质量良好，此前也已在其他几种材料（如 Si、Ge、SiC、GaN 和 GaAs）中得到验证。[12–15] 除了良好的晶体质量外，这些衬底还必须经受住最后的外延步骤。根据外延技术（例如 MBE 或金属有机化学气相沉积 (MOCVD)），必须考虑高达 500-700 C 的温度偏移。热退火温度高于 600 C，以确保此步骤中的 InPOSi 完整性。图 6 显示了在 610–640 C 下进行 MOCVD 外延生长的 100 mm InPOSi 样品的横截面透射电子显微镜 (TEM) 图像。
图 6. 100 毫米 InPOSi 衬底的横截面 TEM，通过 MOCVD 过度生长 0.5 微米 InP 薄膜。
在该图中，外延 InP 层 ( 0.5 μm 厚) 生长在 InPOSi 衬底的 InP 种子层 ( 0.5 μm 厚) 上。首先，晶圆键合界面或 InPOSi 堆栈的任何其他界面 (图 6 中的标记 3) 均未发生分层。通过光学显微镜观察和在明亮光线下使用肉眼的宏观观察，确认了外延沉积步骤后这些界面的机械坚固性。未检测到分层、开裂、空洞或气泡形成。此外，如图 6 所示，无法检测到 InP 外延层和 InP 种子层之间的界面（图 6 中的标记 2），表明在外延生长开始时没有发生缺陷成核。此外，在 InP 外延层和种子层的横截面中（无论是在这个特定的观察视图上还是在进行的扫描的许多其他视图上），无法识别晶体缺陷，例如位错和/或堆垛层错（图 6 中的标记 1），这与许多在硅上直接异质外延生长 InP 的沉积方案形成鲜明对比。[16,17] 这并不意味着在当前晶圆上生长的外延层中没有位错之类的缺陷，而是它们的密度远远好于其他方法。仅基于这一特性（横截面 TEM），我们只能估计位错密度优于约 1 E + 6/1 E + 7 穿透位错/cm2，这仍然远远高于我们的目标。现在应使用平面视图 TEM、阴极发光映射和化学揭示等其他技术来降低位错检测极限。
图 6 中使用的第一个外延测试结构（我们用它来开始研究这些 InPOSi 衬底与外延的兼容性）很简单：它是同质外延，只包含一个非常薄的单层。对于更厚或更复杂的外延，可能存在额外的挑战，因为它结合了具有完全不同热膨胀系数的材料（即 Si 和 III-V 材料，如 InP）。这一挑战并非 Smart Cut 工艺本身所特有，而是针对特定的 InPOSi 结构。其他研究已报道了在类似 InPOSi 衬底上外延结构的生长。[18–20] 在所有这些情况下，InPOSi 衬底均未使用 Smart Cut 工艺，而是通过结合晶圆键合和背面牺牲蚀刻初始块状 InP 衬底（其上先前已生长 InP 层）来实现。初始外延堆栈中的蚀刻停止层使该工艺仅在硅上留下一层薄薄的 InP 层。在这些研究中，成功实现了小直径 InPOSi 衬底上的多量子阱激光器结构。
关于 InPOSi 衬底上的 III-V 外延，已经证明可以制造出足够坚固以承受 III-V 外延（就分层/开裂/气泡而言）的 InPOSi 衬底结构，并且已经显示出关于简单外延结构的令人鼓舞的结果。作为一个主要观点，需要进一步研究将这项工作扩展到更厚或更复杂的外延堆栈，重点关注这些异质结构中的应变工程。
2.3. 通过回收多次重复使用初始块状 InP 衬底
与其他基于晶圆键合的工艺相反，Smart Cut 工艺不使用牺牲衬底去除步骤。相反，它基于沿离子注入产生的分离平面进行深度晶圆分裂。
因此，由于通常从供体衬底上切割的面积小于 1 μm，因此后者可以保存、回收并重复用作新供体；因此，当供体由稀有材料（例如 InP）组成时，这是一个特别的优势。
图7. 通过Smart Cut工艺生产的100mm InPOSi衬底，以及可回收的InP供体衬底。
图 7 显示了智能切割分离操作后生成的两个晶圆：最终用户感兴趣的 InPOSi 衬底（图 7 左侧）和供体衬底（图 7 右侧），后者是回收和再利用的候选对象。
图 8. 采用 Smart Cut 工艺制作的 100 毫米 InPOGaAs 衬底，以及相应的可回收的 InP 供体衬底。
该概念也适用于制造“GaAs 上的 InP”（图 8）和其他等效材料组合，例如“蓝宝石上的 InP”和“Ge 上的 InP”。
考虑到智能切割工艺在 InP 材料中的应用，可以推断出以下中间结论：
1) 可以将高质量的薄 InP 层从块状 InP 衬底转移到其他衬底上，例如硅衬底 (InPOSi)。2) InPOSi 衬底的坚固性高于块状 InP 衬底，从而提高了晶圆对破损事件的坚固性。3) 由于回收机会和晶圆倍增，可以降低衬底成本。
基于这些结果，我们认为这是一个鼓励引入新兴的 150 毫米直径 InP 衬底的重要机会。第一批 150 毫米 InPOSi 样品目前正在评估中。下一节将讨论通过Smart Cut工艺生产直径大于150毫米的大直径基板。
3. 智能切割 InP 和平铺以实现大直径衬底
图 9. 采用平铺方法的智能切割示意图。左侧：通过平铺生产伪供体衬底（1）。右侧：通过智能切割工艺从伪供体衬底获得的 InPOSi 衬底（2），以及伪供体衬底的回收概念以供多次重复使用（3）。
图 10. 伪供体基板上的图块的顶视图。芯片间距通常在 0.2 到 1.0 毫米之间，而芯片厚度通常为几百微米。
为了获得大直径衬底，必须解决大直径 InP 施主衬底不足的问题。所提出的方法包括使用平铺重建 InP 伪施主衬底，如图 9 左侧所示。许多 InP 试样是从小直径块状衬底上切割下来的。可以使用锯切和其他 InP 切割技术。这些试样被封装到大直径硅衬底上（本例中为 200 毫米）。在本例中，使用了 1 1 cm2 InP 芯片，初始块状 InP 衬底源自 100 毫米衬底；但是，也可以使用不同的直径值（50、75、100 和 150 毫米）以及芯片的形状和尺寸。这些 InP 片的厚度与它们所源自的原始块状衬底的厚度相同（通常为数百微米），如图 10 所示。与转移层相比，芯片的厚度较大（低于 1 μm），允许回收和多次重复使用伪供体，类似于无需平铺的 Smart Cut。在这项工作中，我们考虑了芯片的封闭包装，以最大限度地提高 InP 层在硅接收衬底上的覆盖率。芯片间距通常在 0.2-1 毫米范围内。在初始块状衬底级定义的 InP 掺杂为 n 型硫掺杂（>1 E + 18，cm 3 ）。本研究中使用的块状 InP 晶片的初始晶体取向为 (100) 轴取向，并在块状衬底级指定为 0.1。Smart Cut 工艺保留了晶体取向的倾斜分量，也就是说，在晶圆键合期间 InP 晶圆会发生翻转（背面和正面交换）。InP 芯片的平铺不会改变此参数。因此，可以在初始块体 InP 衬底级直接选择 InPOSi 衬底级的暴露晶面。还可以根据最终用户的偏好（为了优化外延或为了优化器件性能）施加取向误差切割（例如 0.5 或 2），并具有出色的角度控制（通常小于 0.1 ）。相比之下，晶体取向的扭曲分量的情况更为复杂。除了来自初始块体衬底的扭曲贡献外，其他来源也对该分量有贡献，主要是切割和拾取和放置步骤。本研究并未特别关注扭转错位的最终控制，因此这些 InPOSi 样品的总错位预计为几度。但是，如果应用需要，通过处理此参数，我们相信可以将该值降低到 1 以下。但总结一下，我们也相信，对于大多数应用而言，最重要的是方向的倾斜分量，正如前面讨论的那样，可以将其控制在 0.1 以内。
图 11. 200 毫米伪供体衬底的全局视图，其上 InP 芯片以方形阵列排列。
InP 芯片与伪施主衬底的处理衬底的键合是通过所谓的直接晶圆键合实现的。可以使用 O2 等离子体或其他标准制备技术来增强键合。但是，这种键合所需的质量要求低于与后续 Smart Cut 层转移工艺相关的质量要求，原因有二：1) 伪施主衬底不需要承受 550-650 C 的外延温度，而只需要在 300 C 以下的温度下进行 Smart Cut 退火。2) InP/硅键合界面在由最终 InPOSi 衬底制成的外延或器件中不起任何作用，在这方面不需要满足严格的规格，例如在电气性能方面。使用拾取和放置从 InP 试样构建伪施主衬底。图 11 显示了根据图 9 中的工艺实现的伪供体基板的全局视图。在此示例中，芯片以方形阵列排列。图 12 显示了另一个实现的伪供体，芯片以交错行排列。
图 12. 200 毫米伪供体衬底的全局视图，其中 InP 芯片基于交错行阵列排列
在完成一些晶圆键合准备工作（包括平面化（抛光、研磨））后，平铺的伪供体衬底被用作 Smart Cut 层转移循环中的起始材料，以创建大直径 InPOSi 衬底。在此操作中，伪供体衬底的所有厚 InP 芯片的表面层被集体键合并在一个循环中转移到最终的硅接收器。已经使用了 SiO2 键合层（类似于第一部分中针对小直径衬底所报告的键合层），这导致存在未来的埋层氧化物，例如在 SOI 衬底中。本工作中使用的典型埋层 SiO2 层的厚度在 0.2 到 1.5 μm 之间。用于制造当前 200 mmInPOSi 衬底的平铺伪施主衬底的 InP Smart Cut 工艺的详细工艺条件（晶圆键合、注入、退火和分裂）与用于 InPOSi 100 mm 的工艺条件基本相同。后者已在其他地方报道[11–15]，但重点关注最关键的参数：已使用 H 离子注入，离子剂量范围为 6 至 7 E + 16 离子/cm 2，能量范围为 60 至100 keV，更精确地取决于目标 InP 厚度。在低于 300 C 的温度下退火后可实现 Smart Cut 分裂。
图 13. 通过智能切割与平铺相结合生产的 200 毫米 InPOSi 晶圆示例
图 13 以 200 毫米 InPOSi 晶圆为例。
在该图中，我们可以观察到大部分 InP 键合区域已从平铺伪施主衬底转移到InPOSi 衬底。可以观察到一些键合和层转移缺陷（参见图 13和 14 中的圆形特征和边缘效应），但这些缺陷主要是由于制造这些首批晶圆所用的研究级环境和研究条件造成的。通过采用工业制造条件，可以避免或尽量减少此类缺陷。在此阶段，InPOSi 衬底上的 InP 层厚度通常在0.2 至 0.7 μm 之间，与上一节中描述的直径为100 毫米的全片晶圆的厚度相似。
就像在小直径场景中使用常规块状施主衬底一样，InP 芯片的剩余厚度（几百微米）允许恢复伪施主，如图 14 右侧所示。
在智能切割层转移（包括离子注入、键合、退火和分裂）之后，我们无法检测到 InP 试样或处理 Si 衬底的任何退化。
必须注意的是，这个循环不需要在高温下进行，特别是对于 InP 材料，其中层转移可以在低于 300 C 的极低温度下发生。
在这些条件下，伪施主衬底（InP 试样和处理 Si 衬底）在智能切割过程中受损的风险是有限的。观察到的 InP 试样的主要变化是粗糙度的增加，对于全片小直径智能切割晶圆也是如此。
伪供体衬底的回收过程主要是抛光过程。我们证明了伪供体最多可以重复使用三次，没有迹象表明已经达到最大限度。基于这项研究的结果，正在进行改进，以提高 InPOSi 晶圆的质量，增加供体可回收的次数，减少晶圆边缘排除区，并启动 300 毫米 InPOSi 衬底的演示。除了基于 InP 的衬底之外，还可以将智能切割工艺与平铺相结合，使用其他活性材料（例如 GaAs 或 Ge 薄层）应用于大直径硅接收衬底。
图 14. 200 毫米 InPOSi 基板（左侧）和相应的伪供体晶片（右侧）的示例。
4. 结论
InP 技术在与光子学或高速电子学相关的不同应用中具有显著的技术优势，包括用于射频 (RF) 应用的高频设备。然而，InP 技术也仅限于小部分市场，主要是由于可用基板数量有限、价格高、脆性高和直径小的限制导致缺乏合适的基板供应。在这项工作中，我们提出了智能切割技术作为一种潜在的方法来克服这些限制，通过提出坚固的工程基板，如 InPOSi。此外，我们讨论了重复使用相同施主块体 InP 基板的可能性，从而生产出多个 InPOSi 基板。虽然已经报道了关于这些基板上 III-V 材料过度生长的第一批令人鼓舞的结果，但显然需要进一步研究以扩展这些基板与更厚和/或更复杂的外延堆栈的兼容性。具体而言，这项工作必须考虑到所有相关材料（处理 Si 衬底、键合层、InP 种子层和外延层）之间的热膨胀不匹配。我们相信，这项技术可以成为推出完整的 150 毫米 InP 衬底产品和开发完整 InP 生态系统的触发因素。
我们还证明了，通过将智能切割工艺与施主衬底级别的平铺相结合，可以改善由 InP 等复合材料组成的样品的直径。在这项工作中，InPOSi 样品的直径已从 100 毫米扩大到 200 毫米。还证明了使用这种方法可以回收和多次重复使用重建晶圆。
除了进一步改进和开发 200 毫米的 InPOSi 衬底外，我们还计划将这些开发成果转移到 300 毫米直径。我们还将在大直径硅平台上测试所提出的方法，考虑其他材料，如 Ge 或 GaAs
