本文分享一篇文章InGaAs&Si的键合，本文来自厦门大学物理学院团队
a.先外延，b.再将外延出来的高质量膜层和硅晶圆键合，c.然后再去除衬底保留高质量膜层
我们报道了在低温（300 ℃）下通过晶片键合在Si上制备高质量InGaAs薄膜的方法。在InGaAs和Si之间引入一层薄的多晶Si（poly-Si）中间层，以阻止晶格失配并利用其无序的晶体取向和增益边界吸收键合界面产生的气泡副产物。为了实现高键合强度，在预键合工艺之前对InGaAs和poly-Si表面进行了氩等离子体处理。通过使用后湿法蚀刻，可以去除剥离的InGaAs薄膜表面附近的缺陷丰富区域，该区域最初是由外延生长过程中InGaAs和InP之间的热失配引起的。结果，制备出了具有1.05 MPa键合强度和无气泡键合界面的Si基InGaAs薄膜。缺陷区域厚度为1.2 μm。刻蚀缺陷区域后，获得了厚度为1.8μm的高质量Si基InGaAs薄膜，XRD FWHM为94角秒。结果表明，该方法有望在Si上制备高质量的III-V族材料，为制备低噪声InGaAs/Si PIN光电二极管和超低暗电流InGaAs/Si雪崩光电二极管提供了一种有前途的方法。
本文介绍的是一种InGaAs外延层和硅的键合。先将InGaAs和Si键合，然后通过湿法腐蚀的方式去除衬底层，这样实现了将薄膜转移到了硅衬底上
其实从最近学术界发文章的趋势我们不难看出 ，最近比较火的几篇文章
Ti:Sapphire激光器（这个文章的作者的老师也是搞SICOI的）
碳化硅光子集成线路
当然包括以前大家常用的SOI,LNOI,LTOI
硅光铌酸锂异质键合
氮化硅铌酸锂异质键合
上述工艺平台都是基于一类工艺，键合+SMARTCUT/减薄抛光工艺，
这套工艺平台，可以在热氧片或者其他材料上实现多材料的键合，最终可以开发多材料的平台，对光子集成线路的发展提供了更多的自由性。
划重点
而目前国内提供绝缘体上多材料加工平台的供应严重不足，严重限制了国内科学家在这块的探索，小编为大家提供多材料（InAlAs,Inp,InGaAs,铌酸锂，晶体，碳化硅，磷化铟，砷化镓，钽酸锂，碳化硅，氮化镓，砷化镓，氮化硅，等等等等）和多材料键合加工，离子注入，抛光煎薄的全流程 全产线，自主可控复合衬底加工，您收到我们的衬底后，可以基于自己单位的平台进行后道的刻蚀工艺的开发。
同时可以提供两类工艺
键合可以亲水键合+退火或者室温表面活化键合+改性层
薄膜层的获取可以通过smartcut离子注入（厚度控制精准，膜层有损伤）+退火cmp或者机械减薄+cmp（厚度控制不精准，但是膜层没损伤）
如果想要了解更多可以联系小编
1. 简介
过去几十年来，高清电视 (HDTV) 和第五代 (5G) 无线通信对数据速率的需求呈指数级增长，因此具有高灵敏度、低噪声和高增益带宽积 (GBP) 的光电探测器有利于提高数据速率 [1,2]。雪崩光电探测器 (APD) 以其内部增益和 3-dB 带宽 (BW) 最常用于增强 GBP。然而，空穴和电子电离系数 (k) 之比 [3] 主要限制了 APD 的增益和 3-dB BW。对于传统的 III-V APD，铟镓砷 (In0.53Ga0.47As，即 InGaAs) III-V 化合物半导体是工作在 1550 nm 的最佳吸收材料，因为它的吸收系数高于其他半导体。作为倍增层材料，InP和InAlAs通常具有较高的k值，分别为0.4-0.5[4]和0.1-0.2[5]。这阻碍了器件在高速场域中的使用，因为InGaAs/InP和InGaAs/InAlAs的GBP仅为100GHz左右[6,7]。
近年来，硅基光电子器件借助成熟的微电子加工技术平台实现了量产，具有成本低、集成度高、可靠性高的优势。更重要的是，Si材料被公认为最好的雪崩倍增材料，因为它具有极低的电子/空穴电离系数比（0.02[8,9]），比InP低一个数量级。因此，如何在Si上集成高质量的InGaAs，使其成为工作在1550nm的高性能APD的最佳吸收和雪崩倍增材料，成为目前研究人员关注的关键问题。然而，InGaAs与Si之间存在7.7%的晶格失配，导致在Si上外延的InGaAs薄膜的穿透位错较大，约为109cm−2[10-13]。因此，很难基于外延生长获得高性能的InGaAs/Si器件。幸运的是，在过去的二十年里，研究人员已经通过直接晶圆键合[14-16]实现了InGaAs/Si光电探测器。然而，直接晶圆键合不能完全阻挡键合界面处的异质晶格，位错对暗电流的增大影响是不可避免的。为了解决InGaAs与Si之间的晶格失配和热失配，人们付出了很多努力来彻底解决InGaAs与Si键合界面处的这些问题，例如在InGaAs与Si之间插入氧化物夹层[17]、多晶半导体夹层[18]或非晶半导体层[19–20]。但在Si基光电子器件中，为了有效利用Si的特性，通常希望在InGaAs与Si之间建立一个与外延生长技术中的异质结相当的键合界面。这一问题可以通过在键合界面处增加半导体键合层来解决，例如非晶夹层或多晶夹层。对于非晶夹层，大量缺陷和带尾的存在导致能带结构的不确定性，从而显著影响载流子传输机制。虽然多晶材料中存在少量缺陷，但可以利用非均匀的晶体取向来隔离失配的晶格。多晶材料中的晶界可以吸收键合界面产生的气泡[21]，实现无气泡的异质键合材料，为实现大规模集成奠定了基础。此外，与非晶材料相比，多晶材料具有明显更低的电阻和界面态密度。此外，InGaAs表面自由能太低，无法通过低温键合获得高强度的键合界面。等离子体活化技术通常用于提高材料的表面活化能，并在低温键合中获得较高的键合强度[22,23]。但过去很少有人研究等离子体活化对InGaAs与Si多晶硅层间键合的影响。
因此，本文研究了通过键合Si基InGaAs薄膜消除外延InP基InGaAs异质界面附近缺陷分布的机制。通过薄多晶Si（poly-Si）中间层，提出了高质量InGaAs薄膜在Si上的无气泡、稳固的键合。多晶Si中间层阻挡了InGaAs和Si之间的晶格失配，并吸收了键合界面处形成的气体，InGaAs最初是在InP衬底上生长的。在预键合之前，对InGaAs和多晶Si表面进行氩（Ar）等离子体处理，以在低键合温度下获得超过1.05 MPa的高键合强度。通过对Si基InGaAs薄膜的深度相关和功率相关（PL）测量，揭示了外延InP基InGaAs异质界面附近缺陷分布的消除机制。去除 1.2 μm 厚的缺陷区域后，获得了 Si 上的高质量 InGaAs 薄膜，这由 X 射线衍射 (XRD) 曲线的带间自发辐射占主导地位和半峰全宽 (FWHM) 较小所证实。该方法不同于外延生长，有望应用于高数据速率通信光电探测器。
2. 实验细节
图 1(a) 显示了 InGaAs 薄膜的键合过程和
剥离的示意图。使用低压金属有机化学气相沉积 (LP-MOCVD) 在 n + InP 衬底上生长的 III-V 晶片，由 0.5 μm 厚的 InP 窗口层和 3 μm 厚的 In0.53Ga0.47As 层（未掺杂）组成，用作 Si 衬底上晶片键合的施主晶片。如图 1（a）所示，InP 上生长的 InGaAs 表面平整，表面粗糙度均方根 (RMS) 为 0.192 nm。使用 RCA 方法清洁 Si 衬底（（0 0 1）取向，n 型，~0.005 Ω⋅cm）。在室温下，使用 5 N Sitarget 磁控溅射法以 30 W 的 RF 功率在清洁的 Si 衬底上沉积 10 nm 厚的非晶硅（a-Si）中间层。真空室的本底压力低于 1×10 −4 Pa。随后立即将 Si 衬底上的 a-Si 膜在管式炉中在纯氮（5 N）气氛下在 900 ℃ 下退火 1 分钟，以获得多晶硅（poly-Si）膜。键合前，分别用RCA法和有机溶液（丙酮和酒精）对Si衬底上的多晶硅和InP衬底上的InGaAs表面进行脱脂。清洁后，在反应离子刻蚀（RIE）室内用Ar等离子体激活InGaAs和多晶硅的键合表面。然后，在大气中对InGaAs和多晶硅进行预键合。在芯片键合机（AML-AWB-04）中施加3 MPa的负载压力，以确保150 ℃下InGaAs和多晶硅完全接触。接下来，将预键合样品在管式炉中在氮气氛围（5 N）中以0 MPa的负载压力在300 ℃下退火20小时。退火过程中的升温降温速率固定在0.5℃/分钟，以避免键合对可能出现的温度不均匀性。最后，用HCl溶液去除InP衬底。
采用高分辨率透射电子显微镜（HRTEM）验证界面的结晶状态，采用AGS-X 5KN电子万能试验机测量键合强度，采用原子力显微镜（AFM）测量10×10μm2扫描面积的晶圆表面形貌，采用频率为250MHz的C型扫描声学显微镜（CSAM）识别可能的副产物，采用X射线衍射仪（XRD）和拉曼光谱仪评估InGaAs薄膜质量。
3. 结果与讨论
图 2. (a) 沉积态 a-Si 层和 900 ◦ C 热退火后的拉曼光谱，分别以红线和蓝线表示。(b) AFM 图像、(c) HRTEM 横截面图像和 (d) 厚度为 4 nm 的多晶硅膜的电子衍射图案。（有关此图例中颜色引用的解释，读者请参阅本文的网络版本。）
首先，我们研究了多晶硅的表面形貌和结晶度，如图 2 所示。图 2（a）分别显示了溅射非晶硅在 900 ◦ C 退火前后的拉曼光谱。很明显，在 900 ◦ C 退火 1 分钟后，拉曼光谱中 475 cm − 1 和 515 cm − 1 [24] 之间的包络消失了（红线），表明获得了多晶硅膜。多晶硅膜的表面粗糙度 RMS 经评估为 0.243 nm，如图 2（b）所示。可以看出，多晶硅表面足够平整，适合晶圆键合。多晶硅膜的 HRTEM 图像如图 2（c）所示，以进一步确认多晶硅膜的厚度和结晶度。可以看出，10nm厚的非晶硅膜在900℃退火后转变成4nm厚的多晶硅层和6nm厚的SiOx层。900℃管式炉中残余氧与Si的反应是产生SiOx的主要原因。但在Ar等离子体处理之前，用HF酸溶液去除了SiOx层。因此，该氧化层没有被引入到键合界面中。图2(d)为多晶硅的电子衍射图，观察到多晶衍射环，进一步证明了Si中间层多相的形成。虽然InGaAs和多晶硅的表面足够平整以进行键合，但InGaAs和多晶硅的低表面自由能会阻碍在低温键合(<400℃)下获得坚固的键合界面[25]。图 3(a) 和 3(b) 分别显示了原始 InGaAs 和多晶硅表面的接触角。原始 InGaAs 和多晶硅的表面非常疏水，导致接触角分别为 63.5° 和 56°。这表明需要修改 InGaAs/多晶硅对的键合界面以提高低温下的键合强度。这里，进行了氩 (Ar) 等离子体处理以激活 InGaAs 和多晶硅的表面。Roberds 等人 [26] 指出，氩等离子体处理具有高度反应性，因为它更容易断裂并形成新键，从而增加样品的表面自由能。然而，应避免在高能量或长时间下进行氩等离子体处理，以防止可能对键合界面造成损伤。因此，选择 20 W 的射频功率和 20 秒的处理时间来进行氩等离子体处理。如图 3(c) 和 3(d) 所示，经过 Ar 等离子体处理后，InGaAs 和多晶硅表面的接触角分别减小到 25.5° 和 11.2°。此外，如图 3(e) 和 3(f) 所示，经过等离子体处理的 InGaAs 和多晶硅的表面粗糙度 RMS 分别减小到 0.158 nm 和 0.198 nm。显然，低功率和短时间的等离子体激活过程不仅提高了表面激活能，而且使键合界面变得平坦。
图 3. InGaAs 和多晶硅表面的接触角（a）（b）分别为 Ar 等离子体处理之前和（c）（d）之后。Ar 等离子体激活后的 InGaAs 和多晶硅表面的 AFM 图像（e）和（f）。
图 4. (a) 键合 InGaAs/Si 样品的热压工艺，红线和蓝线分别表示负载和温度。(b) InGaAs/Si 键合对的键合强度。测试期间的拉伸速率为 2 mm/min。(c) 多晶硅厚度为 4 nm 的 InGaAs/Si 键合界面的 CSAM 图像。(d) 剥离的 InGaAs 膜的相机图像。(e) InGaAs/Si 键合界面的 SEM 图像。（有关此图例中颜色引用的解释，读者请参阅本文的网络版本。）
经过氩等离子体处理后，将 InGaAs 和多晶硅/硅晶片在大气中键合在一起。然后将预键合样品在 150℃ 下退火 1 小时，负载压力为 3 MPa。图 4（a）中的红线和蓝线分别展示了退火过程中的详细温度（红线）和负载压力（蓝线）曲线。较大的负载压力可抑制退火过程中键合界面处气泡的产生 [27]。图 4（b）显示了拉力试验期间施加到键合对上的键合强度与横梁位移的关系。对于具有 4 nm 多晶硅中间层的键合对，可识别出高达 1.05 MPa 的键合强度。在这项研究中，我们发现，>0.4 MPa 的键合强度足以防止键合对在 InP 衬底的后湿法刻蚀过程中在键合界面处脱键。图 4(c) 显示了预键合 InGaAs/Si 界面的 C 模式扫描声学显微镜 (CSAM) 图像，该界面具有 4 nm 多晶硅中间层。位于样品边缘的脱键区域是由键合过程中的镊子夹持引起的。值得注意的是，当多晶硅厚度为 4 nm 时，可以获得几乎无气泡的 InGaAs/Si 键合界面。经 Ar 等离子体处理的材料具有极高的表面活性，这使得它在空气中手动键合时非常容易吸收周围空气中的小颗粒。这导致在键合界面上产生小气泡。最后，通过使用 HCl: CH3COOH = 1:1 溶液对 InP 衬底进行湿法蚀刻，在 Si 衬底上获得 3 μm 厚的 InGaAs 薄膜。图 4(d) 显示了剥离的 Si 基 InGaAs 薄膜的相机图像。尺寸为 1 × 1 cm2。很明显，InGaAs 薄膜已完全转移到多晶硅/Si 衬底上。通过等离子激活低温键合获得了大面积、完全剥离的 Si 基 InGaAs 薄膜。图 4(e) 显示了使用多晶硅键合夹层的 InGaAs/Si 键合晶片的扫描电子显微镜 (SEM) 横截面图像。在扫描图中，InGaAs 看起来较亮，而硅看起来较暗。这当然是成功键合运行的一个例子，界面处没有任何可见的空隙或不规则性。
通过 (0 0 4) XRD 摇摆曲线和 PL 光谱评估了在 300 ◦ C 下进行 20 小时的炉退火后，厚度为 4 nm 的多晶硅 InGaAs 薄膜的质量（该样品用于后续分析）。图 5(a) 显示了通过执行 ω-2θ 扫描获得的剥离 Si 基 InGaAs 薄膜的 (0 0 4) 反射 XRD 摇摆曲线。插图显示了 InP 衬底上生长的 InGaAs 膜的 XRD 摇摆曲线。可以看出，InP 基 InGaAs 峰的半峰全宽 (FWHM) 为 133 角秒。在 InP 衬底键合和湿法蚀刻之后，Si 基 InGaAs (0 0 4) 峰的 FWHM 略微减小至 112 角秒，表明 InGaAs 膜的晶体质量有所提高。这主要是由于 InGaAs 和 InP 衬底之间的热失配得到缓和。然而，值得注意的是，Si 基 InGaAs 的 FWHM 仍然高达 112 角秒。这意味着由于外延生长产生的 InP 衬底和 InGaAs 层之间的堆叠效应，InGaAs 中引入了一些缺陷。
为了进一步检验键合样品的晶体质量，我们在室温下对Si基InGaAs薄膜进行了PL测量。自发辐射由光斑尺寸为120μm的1064nm激光激发，其穿透深度为350nm/InGaAs[28]。图5（b）比较了InP衬底上原生InGaAs薄膜（红色曲线）和去除InP衬底后的Si上剥离InGaAs薄膜（黑色曲线）的PL光谱。剥离Si基InGaAs薄膜的PL峰强度比InP衬底上原生InGaAs薄膜的PL峰强度低一个数量级。如图5（c）所示，Si上剥离InGaAs薄膜的表面来自InP和InGaAs之间的初始外延界面。键合后，将外延表面与Si衬底键合，并将外延界面暴露在大气中。结果表明，外延表面的晶体质量远好于外延界面的晶体质量。Si基剥离InGaAs薄膜的表面区域存在更多的非辐射复合中心。外延界面附近的非辐射复合中心可以归因于外延生长过程中InGaAs和InP热失配引起的缺陷。为了在Si基上获得高质量的InGaAs薄膜，应去除表面缺陷区。
为了更好地了解外延界面附近的缺陷分布，对Si基InGaAs薄膜进行不同时间刻蚀后的功率相关PL测量。使用H3PO4:H2O2:H2O（1:1:20）溶液刻蚀剥离的InGaAs薄膜，刻蚀速率为300nm/min。图5（e）-5（f）示出了不同刻蚀时间下Si基InGaAs薄膜的功率相关PL光谱。泵浦功率从21.8 mW变化到66.0 mW。随着湿法蚀刻时间的增加，剥离的InGaAs薄膜的PL强度增加。当蚀刻时间达到90秒时，PL强度逐渐稳定。这表明在InP和InGaAs之间的外延界面附近存在高度缺陷的区域。
图 5. (a) 剥离的 Si 基 InGaAs 膜的 XRD 摇摆曲线。插图显示了 InP 衬底上原生 InGaAs 膜的 XRD 摇摆曲线。(b) Si 基 InGaAs 膜（黑色曲线）和 InP 衬底上原生 InGaAs 膜（红色曲线）的 PL 光谱。(c) 键合前后缺陷分布的示意图。(d) (e) (f) 湿法蚀刻时间分别为 30 秒、60 秒和 90 秒的 Si 基 InGaAs 膜的 PL 光谱的功率依赖性。（激发波长 1064 nm。）（有关此图例中颜色引用的解释，读者请参阅本文的网络版本。）
图 6. (a) 剥离的 InGaAs 薄膜在不同 InGaAs 蚀刻持续时间下的积分 PL 强度与泵浦功率的对数对数图。(b) (0 0 4) 剥离的 Si 基 InGaAs 薄膜在湿法蚀刻 InGaAs 4 分钟（1.2 μm）和未湿法蚀刻 InGaAs 4 分钟（1.2 μm）下的 XRD 摇摆曲线，分别以红线和黑线表示。（有关此图例中颜色引用的解释，请读者参阅本文的网络版。）
自发辐射强度（I）与泵浦功率（P）的关系可以用I～Pm来描述。指数因子m与复合机制有关。如果带间复合占主导地位，则指数因子m≈1；如果俄歇复合占主导地位，则m≈0.6；如果非辐射肖克利-里德-霍尔复合是主要过程，则m≈2[29]。图6（a）中绘制的功率依赖性显示，指数从蚀刻时间为30秒时的m≈2.1变为蚀刻时间为240秒时的大约m≈1.17。随着蚀刻时间的增加，m值减小并逐渐接近1。这表明去除缺陷区后可以在Si上获得高晶体质量的InGaAs薄膜。此外，结果表明，在 InP 和 InGaAs 之间的外延界面附近可能存在约几百纳米的高缺陷区，这使得进一步降低典型 InP/InGaAs 光电探测器的暗电流密度变得困难。为了进一步验证这一点，我们拍摄了剥离的 Si 基 InGaAs 膜在蚀刻和未蚀刻 InGaAs 缺陷区 (1.2 μm) 时的 (0 0 4) XRD 摇摆曲线，如图 6(b) 所示。黑线和红线分别代表未蚀刻和蚀刻样品的 XRD 图案。可以看出，当蚀刻掉1.2μm的InGaAs薄膜时，InGaAs薄膜的FWHM从112角秒进一步减小到94角秒，说明在Si上获得了高质量的InGaAs薄膜。结果证明，该方法有望在Si上制备高质量的III-V族材料，有望用于高性能近红外或短波长红外APD。
4. 结论
综上所述，我们提出通过薄多晶硅中间层的晶片键合和后湿法刻蚀技术在Si衬底上制备高质量的InGaAs薄膜。对于晶片键合，采用LPMOCVD在InP衬底上生长的3μm厚的InGaAs薄膜作为施主晶片，而在Si衬底上生长的薄多晶硅作为受体晶片。多晶硅中间层作为气体传输层，阻挡了由于多晶硅的多孔结构和不一致的晶体取向而导致的InGaAs与Si之间的晶格失配，使得键合界面无副产物产生。在键合工艺之前，对InGaAs和多晶硅表面进行氩等离子体处理，以提高低温下的键合强度。Si上剥离InGaAs薄膜的深度相关和功率相关PL测量结果表明，InGaAs和InP的初始外延界面存在大量缺陷，导致典型的InP上InGaAs PD具有较高的暗电流密度。通过湿法刻蚀去除有缺陷的InGaAs区域，在Si衬底上获得了高质量的InGaAs薄膜，PL和XRD测量结果证实了这一点。结果表明该方法有望在Si上制备高质量III-V族材料，并促进异质晶片键合技术在APD等光电领域的应用。
