前几天Semianalysis发了一篇文章，讲述了在2nm工艺上，各家芯片代工厂之间目前的进展。
不仅分析了市场的现状，对 GAA 和 BSPDN 技术做了细致的介绍，还指出了行业的转折点和新机会，对整个芯片和 AI 行业的发展方向都有很好的指导性作用。
可能有朋友，还不太了解FinFET，先来简单介绍一下。
那么FinFET 到底是什么呢？FinFET 又被称为鳍式常效应晶体管，是一种新的互补式金属氧化物半导体晶体管。
简单一点的话，大家可以理解为FinFET是先进制成，比如 20 纳米以下所必须要使用的一种工艺技术。顺便提一句，FinFET正是由前台积电首席技术官、加州大学伯克利分校教授胡正明所提出的。
目前台积电在FinFET技术上占据优势。所有最前沿的设计，包括英特尔的，都是在台积电的 N5 和 N3 工艺上制造的，把竞争对手三星和英特尔已经甩到了身后。
像三星自从7nm以来，就一直表现不佳，良率也很低。而英特尔，还在复苏之路上挣扎，没有大客户大批量的采购订单。
而且，英特尔在 10 nm节点上失败了，失去了三年的领先优势。不过，虽然台积电目前处于领先地位，但是整个行业正处在关键的转折点，那就是全环绕三级架构 GAA 和背面供电网络 BSPDN。
这两个技术，可能会打破目前代工厂的竞争秩序，为新的竞争者打开大门。
GAA 全称为 gate all around，其实并不能算是新的技术。三星已经将这项技术投产了几年，只不过，还只能用来生产单个低容量的挖矿芯片。
但是 GAA ，又非常重要。由于在 5nm以下，FinFET 也遇到了瓶颈，只有 GAA 有望能够解决。
所以行业内预计，从2nm到本世纪末，所有先进芯片都将使用 GAA 的架构。除了 GAA 以外，背面供电网络 BSPDN 也是另一个工艺上的重要创新。
造芯片的时候，首先要在晶圆上制造晶体管，然后再制造数十层的金属层。这些金属层，主要是为晶体管提供电源，并且在晶体管与外界之间传送信号。
那么电路的缩小，就意味着晶体管和金属互联都必须缩小。尤其是现在，互联的缩小已经变得比晶体管的缩小更加困难。
比方说超过 90%的 EUV 光刻技术，实际上都是用在互联方面，比如接触通孔和金属层上，而不是晶体管层本身。
随着导线本身的物理尺寸减小，芯片上的晶体管越来越多，也就意味着互联会越来越多，互联层的数量也会越来越多。
层数一多，也就意味着制造成本更高，布线设计更加困难，并且呢随着信号路径的变长，性能也会降低。
虽然行业，一直在进行材料创新、设计技术协同优化、DTCO 以及 EUV 光刻技术的升级，但是现在，这种方式已经变得越来越昂贵，优化的空间也在不断缩小。
所以在距离上一次互联的重大革新，也就是 1997 年从铝到铜的转变 30 年之后，现在又到了进行互联创新的时候了。
而 BSPDN 就是目标。BSPDN 的核心思想是，将电源布线转移到晶圆的背面，这样可以为信号布线留住空间，把信号布线保留在正面，而电源，则移到背面。
从架构上讲，这就意味着短于六体的标准单元更加可行。六体指的是标准单元的单元高度，标准单元指的是数字逻辑的基本构建块，比如难的门。
单元高度通常以体的倍数来衡量，t 是 M2 金属键或者单元跨越的轨道数量。
这个高度值越小越好，因为更小的单元可以提高密度，无需扩展漆片、山脊和金属互联等底层的功能，而扩展这些功能的成本很高，需要更好的光刻技术才能够办到。
BSPN 还在两个方面改善了电力传输。
首先，被晶体块供电的互联长度大大缩短。
3 纳米节点的正面电力传输必须穿越 15 层以上的金属层，而背面电力传输可以少于 5 层，而且导线更粗，电阻更低。因此线路电阻造成的功率损耗可以减少大约一个数量级。
其次，BSPN 减少了对大量互联扩展的需求。我们都知道，在直径 100 纳米以下，铜线的电阻会随着直径的缩小而成指数级的增长。
但是如今，先进芯片的限宽已经远低于 20 纳米，所以电阻是一个关键问题。高电阻不仅会浪费功率，而且会在芯片中产生过多的热量。
而 BSPN 可以缓解这个问题。总体来说，与之前的高端工艺相比，BSPDN 的功耗大约可以降低 15%到 20%。
目前BSPDN 有三种可以实现的方法，分别是埋入式电源轨道、bared power rail 电源穿孔（power via）和背面接触（backside contact）。
埋入式电源轨道（BPR），这是背面供电实现中最简单的一种。它需要将电源轨道从 M2 金属层中晶体管顶部的正常位置，移到晶体管下方的水平位置。
由于原来较宽的电源轨道被紧贴晶体管下方的细长轨道所代替，所以空间可以大大的减小。
但是埋入式电源轨道仍然需要通过正面金属层连接到晶体管，并且通过硅通孔（TSV）连接到背面的供电网络。
这意味着，整体单元高度可以减少大约 1T，也就是 15%。BPL 的工艺，虽然简单，但是它有一个主要风险，那就是在前段制成（Feol）中使用金属。
传统上晶圆厂为了避免导电金属污染半导体器件，只能在中段制成（Mol）和后段制成（Dol）工艺中使用金属。所以晶圆厂必须打破这条规则才能够采用 BPR。
但是在实际过程中，没有人愿意打破这条规则，于是没有任何大批量制造会采用 BPR。
另外，BPR 的另一个挑战是埋轨道之后的对齐。
虽然 Asmile 在间合后的叠加能力上能够满足 BPR 的要求，但是对于背面接触等更加复杂的工艺，还有待改进。其次是 power via（Povar），是英特尔的背面电源解决方案。
它在两个方面对 BPR 进行了改进。一个是将电源轨道移到了晶圆的背面，避免了 BPR 的污染风险。第二个，由于从晶圆层面消除了电源布线，因此电池尺寸的缩小效果更加明显。
应该说 Povar 是 BPR 概念的一种演进。在前端处理过程中，Povar 完全跳过了电源轨道。除了避免了在晶体管前沉积金属的污染风险之外，它还省去了昂贵的对准工艺步骤。
在千兆晶圆厂的规模下，像这样的单个关键层，在工具上的成本可能就有几亿美元。
与传统的全正面方案相比，Povera 唯一增加的步骤是在晶体管触点后构建的又高又细的通孔。这个通孔从触点延伸到晶圆衬底的深处。
在完成正面布线后，晶圆被翻转间合和减薄。由于通孔延伸到了晶圆的背面深处，因此在减薄的过程中，即使漏出它们也不会损坏晶体管。
另外 Pro rear 因为直接从晶体管触点向下布线，意味着没有电源通过关键的正面金属层布线。
这也意味着可以放宽低金属层的间距，有利于单元扩展。第三种 BSPDN 的实现方式是背面接触（Bsc）或者直接背面接触（DBC）。他们提供了一种消除功率对标准单元高度影响的方法。
换句话说，他们在所有背面电源方案中实现了最大的扩展优势。这个想法，是 BPR 和 power VR 的自然延伸。
不是从接触的顶部或者侧面布线，而是通过底部布线。虽然这个想法很简单，但是事实证明，背面接触也是风险最高、回报最高的方案。想要知道他们并不容易，主要难度在于间距。
对于 BPR 和 power via，连接到背面特征的间距大致与单元的高度相同，大约为 150 - 250 纳米。
但是在间合后的光刻中，对第一个背面电源层进行图案化所需要的覆盖层只需大于 10 纳米。这种覆盖层和大于 150 纳米的间距，通过 Dov 扫描仪就可以轻松地实现。
但是对于直接背面接触来说，要求就要高的多了。电源布线的接触形成在圆极和漏极下方，而圆极到漏极的距离，大致相当于多晶硅的接触间距，即山极到山极的距离。
现代工艺下的 CPP 间距大约为 50 纳米，这远远超出了单次氟化亚近末曝光的分辨率。所以需要更昂贵的多重图案化方案或者 EUV 才行。虽然生产难度很高，但是背面接触的好处也非常显著。
在未来，对于 1.4 纳米及以下制成的芯片来说，背面接触的技术工艺会变得更加复杂。
最后介绍一下 repetis、三星、英特尔和台积电分别在 Ja 和 BSPDN 上的技术路线图。
先说 repetis，它是一家新兴的日本代工厂，得到了日本政府的大量补贴，并且得到了丰田、索尼等 8 家大型国内公司的额外资助。
Rebets 的目标是在 2025 年 4 月开设一条两纳米的实验线，在 2027 年实现大批量生产，并进一步提升到 1.4 纳米节点。
但是，他们的路线途中并不包括背面供电。虽然获得了 IBM 2 纳米工艺技术的许可，但是这家公司想用五年的时间，从全新成立到实现大批量生产，要面临的挑战相当大。
更何况，日本国内对两纳米的需求很少，甚至没有。
也很难看出，他们在性能或者成本方面有任何竞争优势。到目前为止，repets 也还没有签约任何有大量订单的客户。接下来是三星。
虽然也面临着客户数量的挑战，但是正在推进雄心勃勃的路线图。从技术上讲，早在 2022 年，三星就率先在 SF3 亿节点上实现了量产 GAA，但是并没有产品化。
因此呢，SF22 纳米节点不太可能是一个革命性的节点。三星路线图上的主要亮点是，计划在 2027 年在 SF2Z 起点上引入背面供电。
2024 年 6 月，三星的代工论坛上详细介绍了这项工艺。通过背面接触，将电源和全集时钟移到了背面，性能提升了 8%，功耗降低了 15%，面积减少了 7%。
目前猜测，SF1.4 节点将进一步的缩小金属和山级间距，并且对纳米片进行某种 2D 通道材料方面的改进。
不过，时间点非常紧迫。再说英特尔，已经在开始加速基于 GAA 加 BSPDN 的节点 18A。不过虽然较 18A，其实际的密度更接近于 3 纳米工艺。
出于财务方面的原因，英特尔之前的 20A 工艺最近呢，已经被放弃。值得注意的是，英特尔正在使用 power view 方案进行背面供电。
虽然更加容易制造，但是与直接背面接触相比，这种方式的规模优势较小。最后是台积电。
凭借着 N2 节点，台积电继续稳步推进工艺切点方面的改进，推动股价持续上涨。明年 NR 将通过台积电首款 GAA 架构实现大批量生产。
2026 年将提供变体 NRP 和 NRX，并且在下半年推出首个 GAA 加 BSPDN 的节点 A16。
与三星一样，台积电选择一头扎进采用背面接触方案的 BSPDN，而没有选择更简单、更保守的 BPR 或者是 power view 方案。
总的来说，三大代工厂都将在 2025 年真正大规模的推出 GAA，而 revidus 将在 2027 年紧随其后。
其中英特尔将率先推出 BSPDN，时间比预期要早一年左右。可以看到，台积电在先进制成芯片工艺方面，目前保持着较大的优势，无论是工艺技术还是客户订单，都远超其他几家。
至于能否突破 Ja 加 BSPDN 的技术挑战，还要拭目以待。
