成本、性能和封装尺寸等是下一代封装互连和封装结构演进所必需的关键驱动要素（见图 1）。
有源芯片嵌入基板主要由手持通信设备小型化驱动，但针对功率模块，小型化并不是提高嵌入式芯片载板（Embeded Die Substrate，EDS）封装需求唯一的推力。验证结果表明，嵌入式技术在电性能和散热方面也有正面影响，尤其是对中等功率模块（从几百瓦到几千瓦）。更好的可靠性、电性能与散热能力是 EDS 功率模块的主要优势。
图1 封装互连结构的演进
随着开关频率从千赫增至兆赫，寄生效应得到广泛关注，由此将宽禁带（Wide Band Gap，WBG）半导体材料砷化镓（GaAs）、氮化镓（GaN）和碳化硅（SiC）作为功率器件的技术研发尤为重要，WBG 器件的开关速度较传统硅器件高约一到两个数量级。为了实现具有全动态性能的 WBG 器件，有必要大幅降低器件与电路的寄生电感、电阻与电容，如图 2 所示，指出了降压转换器动力传动系统和驱动器部分互连路径上最关键的寄生元件，图 3 概述了通过加热导致功率损耗的封装寄生效应原理。
图 2 降压转换器的动力传动系统和栅极驱动器中的寄生互连元件
图 3 半桥逆变器的挑战——嵌入式的好处
EDS 进一步放大了这些优点，其中，安装在引线框架上的芯片被嵌入在有机层材料中，通过直接在成品芯片的焊盘上电镀铜，将铜填充至微通孔中，可以连接 PCB 焊盘与 MOSFET 侧的栅极和源极。
EDS 解决了传统电源封装中引线键合或金属间化合物（IMC）层导致电阻和电感较高的问题。EDS 需要同时具备封装、组装和基板制造的跨领域能力，在外包的组装测试服务商（OSAT）或基板供应商中这些能力很少同时存在。
基板供应商缺乏预装工艺，如晶圆拿持、凸点加工、研磨分片和芯片贴装等，OSAT 则对基板相关工艺步骤存在知识盲区，只有极少数供应商具有制造 EDS 专业的知识和能力。嵌入式组件通常需要铜焊盘以承受激光钻孔，经过电镀铜工艺进行连接，这对背面也需要在溅射设备中进行金属化（BSM）的薄基板来说更具挑战性。复杂的流程导致复杂的供应链，由于供应链管理、问责机制繁冗和成本问题，客户更倾向于理想的“一站式”体验，即可以满足晶圆从代工厂到嵌入所有必需工艺步骤的设施，涵盖凸点、预装到贴片、嵌入基板、基板组装、划片和最终检验。
当前只有专用生产线能够执行以上嵌入和基板精加工工艺。
另一个重要方面是芯片嵌入技术的组装良率，所有嵌入封装包含一个或多个已知良好的裸片（KGD），每个失效的基板单元将导致至少一个或多个 KGD的损失。
基板良率与设计规则有直接联系，特别是在 RDL 使用厚铜的电源模块器件领域。先进设计规则与较厚 Cu 层的 RDL 可能导致大批量产（High-Volume Manufacturing，HVM）的良率降低。低良率加上每个单元中包含多个KGD，使得嵌入式封装方案变得无法负担。
以上，建议对 RDL 基材尽可能使用保守的设计规则。
封装基础结构
图4 a-EASI P1 结构示意图
图 5 a-EASI P1 封装的剖面照片
MOSFET 漏极焊盘通过 TLPB（瞬态液相键合）导电连接，形成 5µm 的Cu3Sn/Cu6Sn5IMC 薄层。驱动器芯片焊盘和 MOSFET 的栅极和源极焊盘通过微孔直接连接，而芯片背面的漏极则是导电的安装到引线框架上，从那里到封装漏极焊盘的连接也通过微孔实现。该封装中的所有连接都由单个或多个填充Cu 的微孔组成。在这种互连方案中，低寄生连通矩阵具有较低的电阻和电感，因此与 Al 和 Cu 引线键合结合钎焊漏极方案相比，寄生效应得到改善，具有更好的可靠性。
4）高Tg半固化片：大于 2.5kV 击穿电压，适用于高压应用。
P1 结构的功率模块表现出非常好的电性能，并且良率远超过 99%。在 P2结构中，TLPB 芯片贴装、半固化片的成型和检查步骤得到了进一步优化。下一代嵌入式电源模块 P2 结构将 MOSFET 和驱动芯片固定在引线框架的空腔中，具有垂直电流的 MOSFET 的漏极主要通过混合银烧结（银含量高的环氧树脂胶）技术实现与引线框腔底部的导电连接；同样，也可以使用银烧结技术。在标准层压工艺中使用标准半固化片将引线框架上的芯片嵌入到有机基板中。由于芯片被安装到一个空腔中，因此在层压工艺步骤中，芯片开裂的风险被降至最低，并且互接的微通孔都将具有大致相同的深度，因此简化了激光钻孔工艺。
在具有一层 RDL 的 a-EASI 嵌入式电源模块的 P2 结构中，有两种封装到PCB 互连结构设计。引线框架要么朝向封装底部，从而形成 QFN 样式（四边扁平，无引线）要么将引线框架朝向封装顶部，并将焊球连接到 RDL，形成BGA 式（球栅阵列），如图 6 ～图 8 所示。
图 6 QFN 和 BGA 封装方式的 a-EASI P2 结构示意图
图 7 QFN 封装的 a-EASI P2 结构的剖面照片
图 8 BGA 封装的 a-EASI P2 结构的剖面照片
在这两种封装方式（QFN 或 BGA）中，芯片都具有良好的屏蔽性，且可以将无源元件安装到封装顶部。因此，优化了电源模块的空间利用率。这种封装类型具有最低的热阻，并且不会出现过热点。在封装顶部，可以使用导热胶直接连接散热器，传统的主动冷却设备可以改为被动冷却设备。
为了在更小的封装外形上满足更多的布线能力，开发了 a-EASI P3 结构。在 P3 结构中，MOSFET 被组装在引线框架的两侧（见图 9 ～图 11），然后再进行嵌入工艺。这种结构的电源模块在模块的每一侧都有两层 RDL。
图 9 MOSFET 位于引线框架两侧空腔中的 a-EASI P3 结构（驱动芯片并排放置）
图 10 MOSFET 位于引线框架两侧空腔中，堆叠芯片的 a-EASI P3 结构
图 11 P3 叠层结构剖面细节图
借助双层 RDL，电源模块提供了更大的布线面积，并有可能通过相似甚至更小的封装将无源器件和 / 或有源器件组装在封装顶部。图 12 总结了三种a-EASI 配置的关键属性。
图 12 a-EASI 封装组合图
应用与市场（HPC、SiP）
a-EASI 技术具有四个明显的优势：
4）可靠性与机械稳定性增强。
图 13 a-EASI 封装的关键里程碑
a-EASI 技术的合格功率范围如图 14 所示，硅和宽带隙器件均可在该平台上实现。a-EASI 技术中使用的低寄生互连和高击穿电压电介质，本质上有利于提高 SiC 和 GaN 宽禁带器件封装性能的，使这些器件能够以更高的频率在5G 和服务器的射频功率中应用工作，它可以实现更高的输入电压，并以更高的功率输出驱动电动 / 混合动力汽车和太阳能逆变器。
图 14 a-EASI 合格功率范围
制造工艺与BOM
图 15 a-EASI P1 配置的基线流程
图 16 突出强调了连接芯片焊盘与铜走线微孔的细节，这是实现 a-EASI封装的低 RDS（ON）、低电感和高载流能力的基础。微孔具有铜 - 铜互连界面，可在高电流密度下提供高可靠性的互连。通孔被半固化片材料所包围，半固化片厚度 >40µm 时，该材料具有 >2.5kV 的介电击穿强度（见图 17）
图 16 a-EASI- 芯片互连细节
图 17 半固化片材料的击穿电压
P2 配置有几个优点，芯片贴装工艺的选择对热性能可能非常有利。
例如，混合银烧结浆料可以在低于 200℃的温度下烧结，且具有很薄的粘合界面，因此具有非常低的热阻和电阻。无压烧结工艺具有更高的产量、更低的翘曲度和更高的贴装精度，由于芯片已经位于空腔中，可以省略 TLPB 工艺所必须的芯片偏移量测量以及层压前半固化片的预成型。激光钻孔过程是一次到位的，因此只需设置一种直径以及一套参数。如图 18 所示，该过程再次以完成空腔蚀刻的引线框架开始，半固化片和铜箔被层压在下部结构上，激光通孔钻到芯片焊盘上进行电镀。如果使用全面板电镀而不是图案电镀，则通过减法蚀刻形成电路图案，同往常一样使用阻焊和表面处理。图 19 给出代表性工艺及最终封装示例。
图 18 P2 结构 a-EASI 技术的双层嵌入式芯片通用工艺流程
图 19 a-EASI P2 横截面和加工中的实例图
设计特点
图 20 突出显示了 a-EASI 技术的关键技术属性。该平台涵盖 Si、GaN 和SiC 器件，也可用于非功率数字器件；绝缘栅双极型晶体管（IGBT）的集成正在开发中。支持带或不带背面金属化的芯片，在芯片上和芯片外可以有不同尺寸的通孔。与需要在芯板两侧都制造叠层结构的传统基板工艺不同，a-EASA 允许不对称堆叠。1+0/1+1/1+2 和 2+0 的叠层结构正在生产中。对于电源应用方面，首选较厚的铜焊盘 / 走线（32μm），在更高密度设计中则选用 15μm 铜厚。
图 20 a-EASI 技术属性
系统集成能力
图 21 a-EASI 电源模块示例
在最大限度提高功率密度（W/cm3）的同时减少寄生效应，是将设计推向嵌入式技术的动力。虽然在系统级 PCB 中嵌入芯片是设计者的终极目标，但它也带来了一系列制造的挑战、良率问题和成本影响。从这方面来看，使用a-EASI 嵌入关键元件，再加上使用传统的 SMT 和 PCB 组装（PCBA）工艺的系统级集成（见图 22），提供了性能与成本间良好平衡。
图 22 a-EASI 使用 PCBA 集成的性能和成本
封装性能
图 23 封装结构的仿真对比。Cu 线和 Cu 带的 PQFN 封装和a-EASI P1、P2 和 P3 结构的嵌入式封装电源
图 24 和 图 25 中 的 结 果 表 明， 嵌 入 式 芯 片 封 装 的 寄 生 参 数（电 阻（mΩ）和电感（mH））要低一个数量级以上。在 EASI 封装中，MOSFET 漏极焊盘通过混合银烧结实现全面积连接，而栅极和源极焊盘与填充铜的微通孔直接连接，其中，铜直接电镀到芯片的铜焊盘上。在 a-EASI 封装中未发现厚的IMC 层或任何导线。
图 24 a-EASI P2 和 P3 结构的嵌入式功率芯片封装电阻分析（与铜线和铜带 PQFN 封装相比）
图 25 a-EASI P2 和 P3 结构的嵌入式功率芯片封装电感分析（与铜线和铜带 PQFN 封装相比）
如图 26 所示，减少的寄生效应转化为输出电流（A）的功率效率。从图中可以看出，50A 时的功率效率比铜带 PQFN 高约 10% ～ 15%，比使用铜线的 PQFN 高近 25%。当 PQFN 器件的功率输出相同时，使用 a-EASI 电源模块的输入功率可以降低约 15%，功耗降低了约 15%，因而从较低热阻的封装中需要散发的热量更少，这样可以减少冷却系统工作，更加节能。
图 7.26 PQFN（铜线、铜带）与 a-EASI 模拟功率效率比较
图 27 比较了 a-EASI 封装变体与传统引线键合、铜带互连 PQFN 封装的散热情况，PCB 方向上的热耗（Theta-JA）模拟值与 PQFN（Cu Clip）封装相当，而朝向顶部的 a-EASI 封装结构（Theta-JC）的热阻要比 PQFNs
低一个数量级。在 a-EASI 封装中，引线框架位于芯片顶部，与 PQFN 中的模塑化合物相比，热量的传输与散发要快且容易的多。
图 7.27 PQFN（铜线、铜带）与 a-EASI P2、P3 结构散热性能比较
与传统的功率 QFN 封装相比，a-EASI 直接裸露焊盘和更短的连接路径的基本特性，使其电性能与热性能有显著的优化。可以通过模拟优化通孔数量，来优化其电性能、热性能以及成本。
鲁棒性与可靠性数据
图 7.28 a-EASI P2 封装——以 BGA 为例
为了进一步验证 P2 封装的稳定性，在 MSL1 和 MSL2 后的同一封装上进行了 TCT（-65 ～ 150℃），P2 封装通过了 2000 次循环。BLR 数据结果如表 3，其成功满足了跌落、弯曲和温度循环要求，并且高于标准要求。
图 29 a-EASI P2 封装——以 QFN 为例
图 30 a-EASI P3 封装——以 3 个芯片为例
扇出晶圆级封装、板级封装及嵌入技术：高性能计算（HPC）和系统级封装（SiP）
《扇出晶圆级封装、板级封装及嵌入技术》一书由原国际微电子组装与封装协会（IMAPS）主席贝思·凯瑟（Beth Keser）博士编写，中国电科第四十三研究所组织翻译。
《扇出晶圆级封装、板级封装及嵌入技术》从多种视角对各种扇出和嵌入式芯片技术进行阐述，首先从市场角度对扇出和晶圆级封装的技术趋势进行分析，然后从成本角度对这些解决方案进行研究，讨论了由台积电、Deca、日月光等公司创建的Advanced应用领域的封装类型。本书还分析了新技术和现有技术的IP环境和成本比较，通过对新型封装半导体IDM公司（如英特尔、恩智浦、三星等）的技术开发和解决方案的分析，阐述了各类半导体代工厂和制造厂的半导体需求，最后对学术界的前沿研究进展进行了归纳总结。
图文 | 吴美祎
责任编辑 | 翟天睿
审核人 | 付承桂
