清华大学ACS Nano：具有超高逻辑运算密度的多势垒协同调制器件

研究背景

随着人工智能和边缘计算的快速发展，对具有强大功能和高面积效率的计算电子产品的需求不断增加。然而，随着传统集成电路(IC)技术接近物理极限，功能集成和面积缩小过程受到阻碍。为了集成更多的功能，可以为不同任务切换其逻辑配置的可重构电子器件已被广泛研究。受单一控制维度的限制，传统的硅基架构在电路级执行逻辑操作，在更大的电路和块级执行可重构操作，其成本很高。为了解决这个问题，开发了用于器件级逻辑集成的驾构。包括MoTe₂和WSe₂在内的2D材料通过在金属-半导体界面上通过肖特基势垒对电子和空穴注入进行静电调节，证明了基于其动态可编程沟道掺杂态的可重构行为。2D材料具有超平坦表面，较少悬键，超薄体促进静电掺杂和大面积生长的特性。因此，2D维材料可以应用于高密度逻辑器件和先进的可重构电子器件，被视为沟道材料的候选材料，以进一步扩展逻辑器件的缩放路线图。2D材料基逻辑器件已经被研究，通过诱导基于垂直或分裂双栅极调制的二维控制机制，将基本逻辑集成到器件级，以缩小可重构电子器件。单器件大多局限于一个基本逻辑的操作，包括AND，OR等。要实现2个以上逻辑功能的可重构操作或多路复用逻辑等组合逻辑操作，必须采用由多个器件组成的电路级或块级实现，且电路复杂度较大。

成果介绍

有鉴于此，近日，清华大学任天令教授，杨轶副教授和田禾副教授团队提出了一种多势垒协同(MBC)调制架构，通过多种形式的电位势垒来增加控制维度，并通过单个MBC器件实现了组合且可重构的逻辑操作。MBC架构具有超高的逻辑运算密度，多路复用运算面积减少58.8%，4逻辑可重构运算面积减少71.4%。此外，本文还演示了由4个MBC器件组成的硬件安全模块，实现了8种逻辑运算。这项工作揭示了用于下一代电子产品的有效功能集成设计。文章以“Multibarrier Collaborative Modulation Devices with Ultra-High Logic Operation Density”为题发表在著名期刊ACS Nano上。

图文导读

图1. MBC器件示意图及特性。（a）MBC器件的电路符号、可重构功能、结构示意图和显微图像。（b）MBC器件的横截面TEM和EDS图像。（c）MBC器件的双极性特性。（d）MBC器件的p和n沟道输出特性。    

图1a显示了MBC器件的示意图和可重构功能。器件符号如图1a(i)所示，基本结构如图1a(ii)所示。将4 nm厚的2H MoTe₂薄片转移到15 nm的HfO₂上，并覆盖15 nm厚的hBN层。底部接触应用于MoTe₂沟道和漏极/源极之间，因为这种策略避免了顶部接触方法中金属沉积过程造成的渗透和可能的损坏，导致增加接触电阻。一个典型的MBC器件如图1a(iii)所示。图1b显示了相应的TEM图像和EDS信息，验证了器件的横截面结构和多层堆叠的材料组成。第一控制栅极(CG1)和第二控制栅极(CG2)是两个独立的顶栅，用于控制漏极电流的开/关状态。选择栅极（SG）是调节CG1和CG2控制能力的底栅。SG定义的MBC器件有三种原位可重构模式，包括选择、计算和设置模式(图1a)。在选择模式下，SG控制的沟道为p⁺或n⁺。当SG信号为逻辑0（SG为p⁺）时，CG1的二进制输入信号决定开关状态，当SG信号为逻辑1（SG为n⁺）时，CG2决定开关状态。在“计算模式”中，SG为p^-或n^-。当SG处于p^-时，器件执行NOR逻辑，当SG处于n^-时，器件执行AND逻辑。对于单个MBC器件的输出逻辑，漏极电流的“导通”状态为逻辑1，“关断”状态为逻辑0。在设置模式下，SG处于本征状态(用“i”表示)，无论CG1和CG2信号如何，器件都处于关断状态。利用基于静电掺杂的2H MoTe₂沟道的双极性特性进行器件逻辑重构。图1c显示了在漏极电压V_D在0.1到2 V之间变化时，通过同步扫描CG1、CG2和SG的电压，MBC器件的双极性转移行为。总栅极泄漏电流I_G,total是CG1、CG2和SG栅极电流的总和，测量到的10^-15~10^-13 A水平的栅极泄漏在噪声级。最小关断状态漏极电流为0.27 pA，接近测量环境的最高可靠精度。V_D范围为0.1~2 V时，导通电流范围为27-52 nA~1-3 μA。图1d显示了MBC器件的输出特性。图1d(i)显示了栅极电压在-4到-1.5 V同步变化时的p沟道输出特性。图1d(ii)显示了栅极电压为6~3 V时n沟道的特性。在p和n沟道特性中显示输出饱和。    

图2. MBC器件的工作机理。（a-d）当SG控制的沟道掺杂态为p⁺或n⁺，p^-，n^-和i(本征)时，MBC器件的能带图。（e）MBC器件的转移特性，说明CG1和CG2的控制能力随SG掺杂状态的不同而变化。    

本文基于MBC调制机制实现了MBC器件的可重构操作模式，并在器件沟道中建立了多种形式的电位势垒障。MBC调制在器件内部建立了三个控制维度，并将可重构逻辑和组合逻辑运算集成到器件级，以降低电路的复杂性。SG决定CG1和CG2的控制能力，CG1和CG2分别调节相应势垒的掺杂，共同控制开关态。图2a-d说明了MBC调制机制。为了简明地阐述机理，V_D不小于V_S。当V_DS<0时，交换描述中CG1和CG2的标签。在CG1和CG2中输入二进制信号，具有低电平和高电平的V_IN-和V_IN+，分别在p⁺态和n⁺态静电掺杂相应的沟道。SG电压可以在V_IN-和V_IN+之间的间隔内改变，用于器件级逻辑重构。对于选择模式(图2a)， SG由二进制选择信号控制。当SG和CG1电压均为负时，SG和CG1之间不存在势垒。导带和价带向上弯曲，使得由于漏极处变薄的肖特基势垒，从漏极端向沟道注入空穴。当CG2电压为负时，整个沟道的多数载流子为p型，当CG2电压为正时，电子和空穴分别注入源极和漏极，SG和CG2之间的p-n结正向偏置。因此，器件沟道对于两个CG2值都是导电的(图2a(i))。当CG1为正时，SG和CG1之间的反向偏置势垒阻止来自源极的空穴电流和位于SG和CG2之间可能势垒处的电子电流。反向内建电位关断沟道，器件处于“关断”状态（图2a(ii)）。当SG处于p⁺时，开关状态完全由CG1决定。相反，当SG处于n⁺时，CG2完全控制开关状态(图2a(iii)-(iv))。图2e所示的转移特性验证了这一机制。该器件在V_IN-=-4 V和V_IN+=6 V分别达到重空穴和电子掺杂。10 nA被定义为开/关阈值，因为它接近普通半导体测试设备的精度。对CG1和CG2进行二元扫描。当SG处于p⁺时，当CG1在高掺杂区域负偏置时，器件导通，当CG1处于正偏置时，器件关闭，无论CG2水平如何（图2e(i)）。相反，当SG处于n⁺状态时，器件状态由CG2决定（图2e(v)）。转移特征与理论讨论高度吻合。    

对于计算模式(图2b-c)，当SG处于p^-且CG1为正时，器件处于“关断”状态，因为反向偏置的p^-−n⁺电位势垒限制了所有CG2输入端的电流(图2b(i))。当SG为n^-且CG2为负时，沟道被反向偏置的p⁺-n^-势垒关断(图2c(i))。当CG1和CG2均为负时，SG-CG1和SG-CG2之间形成一对具有相同内建电压但方向相反的势垒。通过两侧p⁺区域形成漏极电流控制沟道，当SG沟道p^-掺杂时，器件处于导通状态(图2b(ii))。同样，如果CG1和CG2都为正，则当SG处于n^-时，器件导通（图2c(iii)）。对于正CG1和负CG2电压，当SG沟道p-^掺杂时，同时形成正向偏置p^--n⁺和p⁺-p^-势垒。对于p⁺-p^-势垒，由于p⁺和p^-沟道之间费米能级的差，构建了从p^-到p⁺的内建电场。当漏极电压不高于内建电位时，沟道不能导通。对称地，n^--n⁺势垒的正向偏置与p⁺-p^-势垒具有相同的性质。p^--n⁺和p⁺-p^-势垒的协同作用进一步提高了导通阈值。漏极电流在不超过组合内建电位的漏极电压范围内减小(图2b(iii))。此外，当SG处于n^-时，器件处于“关断”状态(图2c(ii))。在计算模式下，MBC器件根据CG1和CG2输入电压，在不同的SG信号下对漏极电流状态执行“NOR”和“AND”逻辑运算。对p^-和n^-中SG理论分析的实验验证见图2e(ii和iv)。

在设置模式下，SG沟道被调制为本征态，空穴和载流子密度受到限制，沟道区域的电导率降低（图2d）。无论CG1和CG2极性如何，SG都将器件状态设置为关断，这符合图2e(iii)所示的转移行为。随着SG电压从p⁺掺杂到n⁺掺杂的增加，CG1控制能力降低，CG2控制能力增强。    

图3. MBC器件基比例逻辑电路。（a）比例逻辑形式的电路图。（b）多路复用器逻辑运算的演示。（c）三模原位可重构电路的演示。（d）不同器件结构的面积效率比较。

为了演示MBC器件在提高逻辑电路运算密度方面的应用，本文实现了原位可重构电路。比率逻辑电路用于执行电压输出逻辑操作，在PDN上有一个MBC器件用于逻辑生成（图3a）。制造的MBC器件连接到由晶体管制成的负载上。多路复用器或MUX是一种组合逻辑操作，在数据路由应用中至关重要，用于从几个输入信号中的一个选择信息到单个输出线。2对1多路复用器仅由PDN上的单个MBC器件实现（图3b(i)），而实现多路复用器操作至少需要使用7个单栅极晶体管。为了验证功能，由半导体脉冲发生器单元产生2个信号，分别输入CG1和CG2(图3b(i))。预定义输入“A”和“B”的集合波形如图3b(ii)所示，在SG中输入一个二值选择信号。V_IN-=-4 V和V_IN+=6 V分别表示输入逻辑0和逻辑1。电源电压V_DD=2 V，负载晶体管栅极电压V_b=1.2 V。当SG信号为逻辑0时，输出极性从信号“A”复制（图3b(iii)），当SG为逻辑1时，输出逻辑由信号“B”控制（图3b(iv)）。MBC器件功能可以通过更多的SG输入电平扩展为三模原位可重构逻辑电路(图3c)。在选择模式中，信号选择功能表明，当SG处于p⁺时，输出极性由CG1控制（图3c(ii)），当SG处于n⁺时，输出极性由CG2控制（图3c(iii)）。对于计算模式，当SG处于p^-（图3c(iv)）时电路执行OR逻辑，当SG处于n^-（图3c(v)）时电路执行NAND逻辑。输出是逻辑1，与设置模式的输入无关(图3c(vi))。当考虑电压恢复时，MBC器件基逻辑电路在电路输出端增加反相器进行电压恢复后仍然具有更高的面积效率。此外，MBC器件可以直接应用于在模块输出端口已经有反相器或缓冲器的数字电路逻辑元件，如D触发器和数字移位寄存器。图3d提供了用于逻辑操作的不同器件结构的面积比较，包括“多路复用器”、“OR/NOR”、“AND/NAND”，以及用于4种逻辑操作的三模原位可重构电路。由于逻辑运算密度大，MBC器件基多路复用器的面积效率最高，即使不包括由于器件数量增加而导致的晶体管电路的额外布线面积，也比单栅极晶体管电路节省了58.8%的面积。考虑到用于电压恢复的反相器的面积，MBC器件基电路仍然显示出超过71.4%的面积减少。    

图4. MBC硬件安全模块。（a）模块的功能符号。（b）原始电路的示意图。（c）电路的可重构逻辑操作功能。（d）在Key₀和Key₁的不同输入方式下，模拟电路的输入和输出波形。

基于原位可重构电路的硬件安全模块是近年来针对集成电路伪装而开发的。但是，硬件安全模块的逻辑重构能力需要进一步扩展，以应用于更广泛的安全电路场景。MBC器件实现的高逻辑运算密度表明其具有增强安全电路逻辑功能的潜力。图4展示了一个由4个MBC器件组成的硬件安全模块，用于8种线性逻辑的现场可重构操作。如果用传统的单栅极晶体管实现，8个逻辑运算中的每一个都至少需要3个器件。模块符号如图4a所示，每个单元输入一个2位密钥来确定相应的逻辑运算，基本电路图如图4b所示。在该电路中，M2和M3从输入信号产生逻辑，M1和M4转换电路另一支路的逻辑，使输出电压接近高和低轨。下拉网络和上拉网络逻辑互斥（M1/M2导通时，M3/M4关断，反之亦然），两个支路同时产生两个输出信号OUT1和OUT2。图4c列出了可重构逻辑操作功能。为了验证硬件安全模块的功能，本文基于实验数据构建了MBC器件的Verilog-A模型，并使用图4d所示的结果波形实现了电路级仿真。“Key₀”接0 V或V_DD=4 V。输入信号“A”、“B”和“Key₁”的“0”和“1”逻辑分别为V_IN-=-4 V和V_IN+=6 V。在SG中输入“B”进行信号选择。当Key₀为逻辑1时，“A”对应CG1，“Key₁”对应CG2。选择“A”控制负B信号下M2和M3漏极电流，选择“Key₁”控制正B信号下漏极电流。同样，当“Key₀”为逻辑0时，“A”对应CG2，“Key₁”对应CG1，“A”和“Key₁”的控制能力切换。通过改变密钥(Key₀和Key₁)的位值，电路执行8种不同的逻辑运算，符合预设的可重构逻辑运算功能。增强的逻辑重构能力有望提高加密安全水平，扩展硬件安全设计的应用。    

总结与展望

本文制作了基于多势垒协同调制的2D MoTe₂器件。多种形式的势垒建立了三控维度机制，实现了超高的逻辑运算密度。本文在器件级集成了可重构和组合逻辑操作，以实现复杂操作的简单电路形式。四种类型的逻辑操作由PDN上的单个器件实现，包括“多路复用”、“OR”、“NAND”和“设置”逻辑。与以前的结构相比，实现了大面积的缩小。本文演示了一个具有可重构线性逻辑输出的硬件安全模块（“AND”、“NAND”、“OR”、“NOR”、“IMP”、“NIMP”、“RIMP”和“RNIMP”）。本文提出的架构为先进计算电子学的发展提供了一种策略。

文献信息

Multibarrier Collaborative Modulation Devices with Ultra-High Logic Operation Density

（ACS Nano, 2024, DOI:10.1021/acsnano.4c08009）

文献链接：https://pubs.acs.org/doi/10.1021/acsnano.4c08009  

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