上海交通大学杨睿教授团队ACS Nano:基于2D异质结存储选择器的一选择器一电阻集成存储单元

文摘   2024-10-17 17:15   美国  
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研究背景

阻变式随机存取存储器(RRAM)由于其可扩展到超小器件尺寸,适合密集3D集成,运行速度快,功耗低,多值存储以及与CMOS工艺的兼容性,在大规模和高密度存储器和存内计算方面表现出优异的前景。当RRAM集成到交叉开关阵列中时,会出现通过未选择单元的潜行泄露路径问题以及沿互连线的IR drop问题,这会降低读写裕度并导致额外的功耗,最终限制了RRAM交叉开关阵列的可扩展性和密度。为了缓解这些问题,一晶体管一电阻(1T1R)存储单元被广泛应用于存储阵列和存内计算模块中,显示出较高的能效。除此之外,一选择器-一电阻(1S1R)结构也是重要的存储方式,它的特点是比1T1R单元小得多的器件尺寸,并且能够构建3D交叉点阵列,实现更高密度的存储。基于硅基、硫族化合物基和氧化物基的选择器已经得到研究,通过提供高选择性、非线性(NL)和导通状态驱动电流密度来缓解潜行泄露路径和IR drop问题。2D层状材料也很适合构建选择器,因为它具有较低的转移温度,并且由于在厚度方向上缺乏悬键,能够形成具有干净范德华界面的异质结。此外,由于材料种类繁多(包括绝缘体、半导体和半金属)和高度可调的带隙,二维材料提供了丰富的选择,可以通过精心设计能带结构来优化异质结,以满足1S1R集成的关键要求。      

 

    

成果介绍

有鉴于此,近日,上海交通大学杨睿教授团队实验展示了具有指数电流-电压(I-V)关系的2D材料异质结选择器,并将其与氧化铪(HfOx)基RRAM集成,形成1S1R单元。多层石墨烯(MG)/WS2/Pt选择器包含两个具有不同肖特基势垒的非对称异质结,从而导致高度非线性和非对称的I-V特性。1S1R单元中的2D选择器可以成功驱动RRAM,将潜行路径漏电流降低100倍以上,并提供RRAM编写的限制电流。对1S1R单元进一步建模并将其集成到平面和3D存储阵列中并进行电路级仿真,结果表明在大型存储阵列中使用2D选择器可以降低高达86%的功耗,提高高达31%的读取/写入裕度,并避免写入失败。这种存储器件在构建3D高密度存储器和执行存内计算方面具有很高的潜力。文章以“One-Selector-One-Resistor Integrated Memory Cells Based on Two-Dimensional Heterojunction Memory Selectors”为题发表在著名期刊ACS Nano上。上海交通大学密西根学院的沈旻亮、申晟和贾越洋为文章的共同第一作者。         

 

图文导读    

图1. 基于MG/WS2/Pt异质结的选择器的结构与表征。(a)选择器结构的示意图。(b)2D选择器的光学图像。(c)2D WS2和MG的拉曼光谱。(d)异质结选择器的TEM图像。(e)RRAM、非对称指数型选择器和1S1R器件的I-V特性示意图,表明在1S1R方案中,选择器有望提供编写限制电流(ICC)并减少潜行路径的漏电流。

为了减少RRAM交叉阵列中的潜行路径漏电流并提供理想的电流控制,本文设计了基于多层石墨烯(MG)/WS2/Pt的非对称异质结选择器(图1a)。为了构建1S1R单元,在制备基于氧化铪的RRAM之后,形成与选择器共享的Pt电极,使用干法转移工艺将WS2转移到Pt底电极上,然后将MG转移到WS2顶部并与另一个Pt电极接触,形成垂直异质结选择器(图1b)。WS2和MG的拉曼光谱(图1c)和TEM图像证实了垂直异质结(图1d)。本文基于2D WS2两侧的非对称肖特基结设计了指数型I-V的选择器,以减少漏电流并为RRAM Set过程提供限制电流(图1e),适合片上集成。         

 

    

图2. 2D异质结选择器的能带图和电学表征。(a)MG、h-BN、WS2、Pt等2D材料和电极的能带结构。(b-d)VMG=0 V(热平衡)、VMG>0 V和VMG<0 V时MG/WS2/Pt选择器的能带结构和主要导通机制。(e&f)不对称MG/WS2/Pt结构选择器的I-V特性,其中较薄WS2为~8.9 nm,较厚WS2为~80 nm。(g-i)对照器件的I-V特性比较,包括对称的MG/WS2/MG选择器、Pt/多层h-BN/多层WS2/多层h-BN/MG选择器(用于确定h-BN层的绝缘效果),以及Pt/单层h-BN/单层WS2/单层h-BN/Pt结构。         

 

这种选择器结构通过设计2D材料的能带结构和研究电子传导机制,充分考虑了1S1R阵列中RRAM置位和复位过程的不同要求。图2a显示了2D材料在接触前的能带排列。WS2具有天然n掺杂,单层材料的带隙为1.96 eV,块材的带隙为1.3 eV。选择WS2是因为WS2基器件比基于许多其他材料(如MoS2)的器件有更少的费米能级钉扎,并且较重的元素可以具有电子局域化,因此非线性更强。由于肖特基势垒高度(SBH)决定了电子穿过结的势垒,从而强烈影响整体结构的电流,因此电极和中间层2D材料的选择对于获得理想2D选择器的非线性I-V特性非常重要。对于处于热平衡状态的MG/WS2/Pt选择器结构,在WS2/Pt结侧会形成一个具有较大SBH的肖特基势垒,而MG/WS2结侧的SBH较小(图2b),这导致了不对称的I-V特性。当MG侧施加正电压(VMG>0 V),电子从Pt流向WS2再流向MG时,需要克服WS2/Pt结中较大的SBH,从而产生较小的电流,适合在RRAM置位过程中提供限制电流(图2c)。而在VMG<0 V的情况下,电子在MG/WS2结中以较小的SBH从MG流向Pt,对应于选择器的更高电导状态,这允许大的驱动电流和RRAM上足够的压降来驱动复位过程(图2d)。    

图2e中的电学表征显示,由于MG/WS2/Pt异质结中的非对称SBHs,在正和负电压下不同电流下的指数I-V特性不对称。在MG(VMG)电压为-1.5 V时,电流约为218 μA,足以驱动RRAM复位过程,而在VMG=+1.5 V时,电流仅为28 μA左右,可作为RRAM置位过程的限制电流。本文计算了选择器的非线性(NL),定义为工作电压下(Vop)的电流除以Vop/2时的电流。由于MG/WS2/Pt异质结提供了合适的SBH,在-1.5 V的工作电压下,选择器的非线性达到120。此外,为了进一步减少潜行漏电流和编写能量,本文还制造了具有更厚WS2层的MG/WS2/Pt选择器(图2f)。较厚WS2选择器表现出与较薄WS2选择器类似的指数型电流整流行为,而正偏置下的电流即使在2 V下也被进一步抑制到小于10 μA,从而增强了非对称性,选择器仍然可以成功地驱动RRAM。

通过异质结选择器的电流输运由不同导通机制的组合调节,包括Fowler-Nordheim(F-N)隧穿,热离子发射和直接隧穿。电极间的距离越小,直接隧穿电流越大,与RRAM集成后,漏电流越大。因此,与MG/单层WS2/Pt异质结选择器的比较表明,少层到多层WS2比单层WS2能更好地抑制直接隧穿电流,增强非线性和不对称性。当编写RRAM时,F-N隧穿效应在使用的编写电压下占主导地位,在这种情况下,相对较大的能垒可以导致选择器的较强非线性,同时在较大的电压下保持足够高的电流。此外,当VMG>0 V时(图2c),较大的SBH可以有效抑制电流,适合作为RRAM置位过程中的限制电流。为了展示MG/WS2/Pt选择器的优势,并验证使用不同肖特基势垒高度对非对称I-V的控制,本文制作了许多对照器件进行比较。如图2g所示,具有对称MG/WS2/MG结构的2D选择器呈现出对称的I-V行为,非线性仅为12左右,这证实了I-V特性可以由接触材料控制。在1S1R集成中,非对称I-V特性更合适,因为置位和复位过程所需的驱动电流不相同。由于绝缘的h-BN能够防止费米能级钉扎和调制势垒,本文进一步使用h-BN分隔金属和半导体,并使用机械剥离的少层材料和CVD的单层材料制造具有h-BN/WS2/h-BN堆叠层的2D选择器。由于对称的H形结构,这种选择器表现出对称的I-V行为,由于绝缘层的存在,两个方向上的电流都较小,非线性系数为18,这与之前的研究一致(图2h和i)。然而,当与RRAM集成时,选择器的高电阻和低电流会使RRAM难以驱动复位过程,因为RRAM最初处于LRS中,电压降很小。2D材料厚度减小可以导致h-BN基2D选择器的电流更大,但对于驱动1S1R复位过程来说仍然很低。             

 

    

图3. MG/WS2/Pt基2D选择器和HfOx基RRAM串联的1S1R结构的电学表征。(a)具有不同2D材料基选择器结构的RRAM置位和复位过程中选择器的非线性和所需电流比较。(b&c)具有较薄和较厚WS2的1S1R单元的DC I-V扫描。(d)基于1R和1S拟合结果对1S1R单元进行DC I-V仿真。(e)利用宽度为500 ns的脉冲和不同的脉冲幅度增加复位脉冲数,对1S1R单元进行电阻调制。(f)85 ℃时1S1R存储单元四种稳定电阻状态的保持特性测量。    

为了证明在1S1R集成的可行性,本文总结了驱动RRAM单元的2D选择器特性,并将其与其他2D材料基选择器结构进行了比较,结果表明,本工作中的选择器具有很高的非线性,可以很好地匹配RRAM置位和复位电流(图3a)。然后,本文将MG/WS2/Pt选择器与Pt/HfOx/TiN/Pt RRAM串联在一起,并使用共享电极实验研究了1S1R性能。MG/WS2/Pt选择器可以成功驱动RRAM,在置位过程中限制电流,并在0.75 V的半读取电压下有效抑制高达100倍的潜行路径漏电流,与之前的报道相比,在1S1R单元中2D材料基选择器性能有了一个数量级的提高(图3b和c)。通过调节选择器的WS2厚度,可以很好地控制限制电流、不对称性和非线性,以适应不同的RRAM特性,并进一步在1S1R单元中提供潜行漏电流抑制、读写功耗和读写裕度之间的权衡。

然后,本文根据测量数据开发了1S1R模型,以进一步说明1S1R结构中的开关行为。对于MG/WS2/Pt选择器,使用参数化指数选择器模型来捕获选择器的非线性I-V行为,该模型可以很好地拟合实验结果。基于指数选择器模型和HfOx RRAM模型,本文使用HSPICE进一步模拟了1S1R结构的直流I-V开关行为(图3d),与图3b所示的测量结果高度一致。本文进一步证明了1S1R单元的多电平编写能力,因为1S1R单元的电阻可以通过增加复位脉冲数和电压来调制。通过施加不同电压幅值的复位脉冲,可以实现四种不同的电阻调制趋势,其中较大的脉冲幅值可以获得较高的电阻状态(图3e)。本文进一步测量了从脉冲调制中获得的四种稳定电阻状态在85 ℃下的保留特性,显示出可非易失地保持阻态长达10,000 s(图3f),预计保持长达10年。

图4. 平面和3D垂直1S1R/1R阵列的仿真与比较。(a&b)V/2偏置方案下平面1R和1S1R交叉开关阵列的等效电路示意图。(c-f)对平面阵列进行仿真,对比了不同阵列尺寸下1S1R和1R阵列的读取裕度、写入裕度、读取功耗和写入功耗。(g)3D垂直1S1R阵列示意图。(h)3D 1S1R/1R阵列的等效电路示意图。(i-l)3D垂直阵列的仿真结果。         

 

为了进一步评估1S1R存储阵列与无选择器的RRAM阵列(1R阵列)相比在高密度片上存储器中的优势,本文基于HSPICE中开发的1S1R模型仿真了一个平面1S1R阵列。图4a所示为典型的平面1R阵列结构,采用V/2偏置方案,其中红色虚线表示由于沿半偏置单元的分压而产生的潜行漏电流。相反,当利用1S1R阵列中选择器的高非线性时,如图4b所示,通过半偏置单元的漏电流被有效抑制。这里的仿真中考虑了最严重的IR drop和潜行漏电流的最坏情况,在这种情况下,所选单元是离电压源最远的单元,而所有其他未选择的RRAM单元都初始化在其低电阻状态(这意味着更高的漏电)。为了获得1S1R阵列尺寸增加时的性能趋势,将阵列大小分别设置为8×8、16×16、32×32、64×64、128×128,模拟其读取裕度、写入裕度、读取功耗和写入功耗,并与1R阵列进行比较。在更大的阵列尺寸下,如图4c-f所示,1S1R和1R阵列的读写裕度明显下降,读写功耗增加,而2D选择器的存在使RRAM交叉开关阵列的读取裕度增加了31%,写入裕度增加了15%,读取功耗减少了86%,写入功耗减少了73%。当阵列大小达到128×128时,1R阵列的写入功耗突然下降,这是由于所选单元的写入失败(图4f),而相同大小的128×128的1S1R阵列仍然可以写入而不会出现任何失败。在这种情况下,由于包括RRAM电阻和导线电阻在内的大电阻网络,1R阵列中的漏电和IR drop问题非常严重,因此所选RRAM单元上的实际压降不足以调节其电阻。因此,与1R阵列相比,1S1R阵列表现出明显的优势,特别是在128×128甚至更大的阵列尺寸下。此外,2D材料基选择器的超低厚度、小面积和低制造温度使其特别适合于3D集成。因此,本文利用2D选择器进一步仿真了3D垂直1S1R阵列架构,有望实现比平面存储阵列更高的片上存储密度。图4g显示了本文提出的3D 1S1R结构的示意图,其中多层RRAM器件共享同一柱电极,从而增加了相同占用空间下的内存密度。对于每个RRAM单元,MG/WS2/Pt选择器串联连接,以有效地调节电流并形成1S1R单元。与平面阵列模拟类似,考虑V/2偏置方案和最坏情况,并加入垂直柱互连电阻(图4h)。尽管与平面阵列相比,由于更多的潜行泄露路径和更复杂的导线网络,3D阵列的性能会随着更小的裕度和更大的功耗而下降,但使用2D选择器仍然可以有效地将读写裕度提高16%,并将读写功耗降低高达86%,为超高密度片上存储器提供了很好的解决方案(图4i-l)。    

         

 

总结与展望

针对1S1R集成中的兼容性问题,本文展示了2D材料基非对称异质结存储选择器,该选择器具有大于120的高非线性和非对称I-V特性,可以很好地与HfOx基RRAM匹配。测量表明,与单独的RRAM相比,1S1R集成中的高性能选择器成功地抑制了漏电流100倍以上,作为RRAM置位过程的自限制电流,同时为驱动RRAM复位过程提供足够的电流。模型拟合和电路级仿真结果表明,2D选择器能够缓解高密度存储阵列中的潜行路径漏电流和IR drop问题,有效地增加了高达31%的读写裕度,降低了高达86%的读写功耗,并避免了写入失败。这种异质结存储选择器结构和1S1R集成为构建面向高密度存储器和存内计算的3D交叉点阵列提供了优异的前景。

         

 

文献信息

One-Selector-One-Resistor Integrated Memory Cells Based on Two-Dimensional Heterojunction Memory Selectors

ACS Nano, 2024, DOI:10.1021/acsnano.4c09421)

文献链接:https://pubs.acs.org/doi/10.1021/acsnano.4c09421

,以及各种测试分析,


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