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相关推文：
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参考答案：
Uncertainty就是要考虑clock到达每个寄存器的clk pin的时间是不一样的，这个对setup hold都是有影响的（capture clk path的时钟提前到对setup不利，capture clk path的时钟晚到对hold不利）。Uncertainty的计算如下，预估的Skew部分就是要考虑CTS阶段会有skew的存在，所以要计算在内：
CTS之前（包括综合）：
Setup uncertainty = 预估的Skew+jitter+margin
Hold uncertainty = 预估的Skew+margin
CTS之后:
Setup uncertainty = jitter+margin
Hold uncertainty = margin
2、比较不同工艺角Cell的Delay大小
在28nm及以下的CMOS半导体工艺库中，输入输出条件相同情况下, 同一标准单元在以下工艺角的延迟大小关系如何（m40为-40读，100c为100度。提示：考虑温度反转效应）？（）
ssg1p05vm40c ____ ssgnp1p05v100c,
ssgnp0p675vm40c ____ ssgnp0p675v100c
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3、Hold相关问题
星球链接：https://t.zsxq.com/05y3Jem2n
1）skew太差，hold就比较难收敛，怎么去理解呢？
2）hold是不是密度不高，有空间插buffer一般都能收掉？
参考答案：
1. 因为hold slack=data arrival time(launch clk path delay+datapath delay)-data required time(capture clk path delay+lib hold required time)，而capture clk path delay-launch clk path delay就是skew，它越大，自然hold就越差，越难收敛。
2. 一般是的，有些特殊情况会有非常大的hold violation插hold buf是不现实的，可以通过lockup latch来解。还有一些有setup hold conflict，不能简单插buf来解，因为setup会push出来问题。
4、什么是Setup Hold conflict/互卡，有哪些原因及解决方法？
问题：什么是Setup Hold conflict/互卡，有哪些原因及解决方法？
星球链接：
https://t.zsxq.com/05uzjYrNV
https://t.zsxq.com/05JuZZ3Zr
5、针对Timing违反，有哪些常用的修复方法？
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参考答案：
Timing修复方法总结floorplan、bound、group patch、useful skew等
如何巧用floorplan、bound、group path、useful skew解timing：
floorplan摆放会影响timing path的长短，如果有timing talk的一些逻辑（比如RAM相关的reg和别的RAM或者reg有talk）它们摆放的很远，那么Timing肯定很难满足的，所以floorplan对timing影响很大。
星球trace dataflow相关推文：
ICC2教程 - 如何用Date flow flyline和Register tracing去看data flow
https://t.zsxq.com/05m2RVBu3
Innovus trace macro功能 - trace dataflow
https://t.zsxq.com/05vFaIiAq
bound就是innovus里面的region，如果一些reg2cg的timing path很难Meet，fanin很少但是很分散使得timing path很长，这个时候可以把它们bound到一起并放在离cg不远的地方，这样对reg2cg的timing有很大帮助（同时一般也会结合early skew来使用）。
group path在前面的推文有详细讲解：
精华长文-Path Groups 与 Critical Range 、 Weight
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useful skew就是在前一级或者后一级甚至更多级有足够timing margin的情况下，通过向前或者向后借timing来修这一级的timing，在ICC2/ICC里面叫CCD.
精华 - 数字IC前后端设计中Setup违反的修复方法
https://t.zsxq.com/03vfMJuFY
此外，还有逻辑重构/swap pin、layer promotion/add ndr，overconstrain/path margin，insert buffer/split fanout/sizeup等方法。
6、lib setup hold的计算
我们约定，如果Setup time在时钟采样沿的前面则Tsetup为正值，如果在采样沿的后面则Tsetup为负值；如果hold time在采样沿的后面则Thold为正值，如果在采样沿的前面则Thold为负值。
假设触发器的Tsetup = 1ns，Thold =1ns，我们在触发器输入端、时钟端加上延迟T1、T2（T1 = 5ns，T2 = 3ns），然后再封装成一个新的触发器，D`、CLK`端为新触发器的数据输入端和时钟端。
计算新触发器的Tsetup和Thold是多少。
问题的详细解析以及参考答案见知识星球，星球二维码见文末。
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