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《SMIC 28nm DRC经验分享 -
GT_56 Floating gate》
先解释一下这个DRC检查的内容：
它检查的是floating gate，chip里面不允许有floating gate。
如下图所示为Calibre DRC的结果，可以看到有很多GT_56的违反：
我们可以根据GT的坐标在Innovus中高亮出对应的Net方便Debug，可以看到它连接到了Input port上，因此工具认为它是一个Floating的Gate：
为什么这样就被认为是Floating gate呢？
下面是floating gate的描述：
Gate要么没有接到CT (就是Contact，连接gate的via)上，要么接到了CT上，但是没有连到Driver或者ALPA的pad上，对于IP level的design而言，它的一些gate本身就是通过CT接到metal上的（Pin/Terminal上的），因此这个Check对于Block或者IP而言可以关闭，只有Full Chip才需要打开检查。
Floating gate is prohibited if the effective source/drain are not connected together.
Definition of floating GATE:
(1) GATE without poly CT
(2) GATE with poly CT but not connected to MOS AA, pickup AA or ALPA pad, which excludes GATE with poly CT connected to metal in IP level.
Definition of the effective source/drain: Source/drain is connected to different (MOS AA NOT poly), pickup AA, GATE or ALPA pad.
Resistor poly is considered as conduct poly.
This rule doesn't check INST, RFSRAM, LOGO, OCCD, OCOVL region.
Set DRC switch for IP level and full chip, default open switch is for chip level check.
解决方案：
对于Block level的Design把下面 DRC Rule的CHIP_CHECK改成NO:
改完之后可以看到GT_56的违反就是0了：
对于Block level的Design而言，在top，它最终会有Driver来驱动它，要么是IO要么是std cell driver，所以是不应该有Floating的，只不过在Block level这种连接到Input port的情况是不用检查的，所以CHIP_CHECK设置成NO。
而对于Chip level的Design的话，那应该就是真错了，是需要解决的，设计中是不能有Floating的Gate的。
类似的问题在别的工艺里面也是一样的，只不过检查的Rule名字有所不同，比如：
https://t.zsxq.com/0eM1Bdy3u
https://t.zsxq.com/0eZFJ3mH3
有一些人肯定会问：
如果Block level关闭这个检查，那么对于Block level的Design如何抓出那种真的Floating Gate的问题呢？因为到Full Chipl Level去检查的话不及时、会比较晚。同时如果Block level打开这个检查的话会有很多假错。
答案是我们可以通过前面星球分享过的两个检查来报出来，一个是Dangling input pin，另一个是undriven input pin，我们在做完PR之后就直接能在PR工具里面检查的。
checklist - Innovus脚本分享 - check undriven input pins
https://t.zsxq.com/6UNzV7u
checklist - 一次PostmaskECO过程中发现的undriven input pins问题- 附检查的Tcl proc
https://t.zsxq.com/YNnYV7i
Checklist - 一次PostmaskECO过程中发现的dangling input pin问题 -附检查的Tcl proc
https://t.zsxq.com/3FIU7mq
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