考虑到最近一些粉丝都在开始备战校招了，因此公众号和星球里面准备了一些真题供大家练习，同时题目的参考答案也在知识星球里面做了整理和分享，题目都按照对应的类型做了详细的分类，从易到难。另外星球里面分享了非常多笔试面试的经验，欢迎各位粉丝入驻找到自己心仪的好公司。
相关推文：
1、uncertainty的作用，该如何设置，不同阶段需要做什么样的更改？
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2、比较不同工艺角Cell的Delay大小
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在28nm及以下的CMOS半导体工艺库中，输入输出条件相同情况下, 同一标准单元在以下工艺角的延迟大小关系如何（m40为-40读，100c为100度。提示：考虑温度反转效应）？（）
ssg1p05vm40c ____ ssgnp1p05v100c,
ssgnp0p675vm40c ____ ssgnp0p675v100c
3、Hold相关问题
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1）skew太差，hold就比较难收敛，怎么去理解呢？
2）hold是不是密度不高，有空间插buffer一般都能收掉？
4、什么是Setup Hold conflict/互卡，有哪些原因及解决方法？
问题：什么是Setup Hold conflict/互卡，有哪些原因及解决方法？
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5、针对Timing违反，有哪些常用的修复方法？
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参考答案：
1. add buffer / inverter : 一般用于 net 的长度过长的情况。
因为net delay 与 net 的长度的平方成正比， 通过 add buffer / inverter 可以打断 net ，减小 net 的长度从而减小 net delay 。
2. resize cells 一般用于 cell 的驱动能力过小，导致下一级的 input tran 过大的时候使用。这样可以增加 cell 的驱动能力，减小下一级的 input tran ，从而减小下一级的 cell delay
3. move cells : 一般用于 net 过长 且 cell 前 后级有 setup 余量的情况 。
通过调整 cell 的位置来直接减小 net 的长度，从而减小 delay ，但是需要注意所移动 cell前两级的 setup timing。
4. reconstruct logic 一般用于使用一个 cell 可以代替一组逻辑的情况 。
这样会使这块逻辑的 timing 、 area 、 power 可能会变好，但是需要注意避免 pin 密集导致的 congestion 的问题 。
5/6/7…11完整的答案见星球对应QQ群里面的完整笔记
6、lib setup hold的计算
我们约定，如果Setup time在时钟采样沿的前面则Tsetup为正值，如果在采样沿的后面则Tsetup为负值；如果hold time在采样沿的后面则Thold为正值，如果在采样沿的前面则Thold为负值。
假设触发器的Tsetup = 1ns，Thold =1ns，我们在触发器输入端、时钟端加上延迟T1、T2（T1 = 5ns，T2 = 3ns），然后再封装成一个新的触发器，D`、CLK`端为新触发器的数据输入端和时钟端。
计算新触发器的Tsetup和Thold是多少。
7、根据输出波形要求设置输出延时约束
8、计算电路的Slack并给出Timing违反的解决方案
真题：
8、MTBF(Mean Time Between Failure)相关笔试题
(1) Please calculate the setup slack(Slacksetup) for FF3/D3.
(2) Since the circuit send data from one clock domain to an asynchronous clock domain, there could be metastability issue. Below is the formula to calculate MTBF(Mean Time Between Failure).
The value of τ is 10ps and Tsettle is the slack value in (1), please calculate MTBF with second as unit.
s(e^30 = 1.07 * 10^13)
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