在华为麒麟9000S的热潮下，很多人都很好奇如果只能使用DUV光刻机，那么工艺到底能发展到什么程度？那么今天就简单针对这个问题聊一聊。首先按照惯例进行声明本人是非EE专业的民科，所学所及都很有限，仅从自己有限的视野去讨论这个问题，并且其中还假设了其中涉及到的很多其它技术不会被封锁。
建议先阅读之前的前情提要：
工艺节点
通常我们所说的半导体工艺其实是指制造大规模集成电路芯片的工艺。因此，芯片的集成度就是业界最关心的一个指标，而芯片的集成度则又由其所集成晶体管的尺寸决定。因此，为了衡量工艺节点的世代，我们习惯性的使用一个尺寸作为标注维度。例如5nm 7nm这样的标注方式。
在早期，这个命名体系下的n-nm基本对应晶体管的最小特征尺寸，不过后面随着晶体管最小特征尺寸微缩速度的放慢，各类DTCO技术的引入，以及商业上的考虑，现在这个工艺节点的命名已经非常“随心所欲”了。与此同时，芯片的绝对密度也只是芯片先进与否的一个维度，还要考虑其性能和能耗控制。因此，评价一个工艺的维度是多方面的。其晶体管密度是头号指标，但不是绝对指标。就好像三星的5LPE工艺在密度上是领先台积电N7家族，但是实际表现大家都有目共睹。
综上可知，光刻机主要是影响工艺能够达到的最小特征尺寸，是影响一个工艺的密度的重要指标，但依然还有很多因素是与光刻机无关的。而本文的分析则主要是聚焦于和光刻机相关的因素，在此以外还有很多其他因素，不要轻易认为只要光刻机问题解决了就解决了所有问题。
密度篇
不严谨地，影响芯片密度上限的主要因素有三个，特征尺寸、DTCO设计、晶体管设计。在这三个因素中，只有特征尺寸和光刻机是高度相关的。
图源 IMEC
在同样的设计下，最小特征尺寸的缩小就意味着晶体管（几乎）在各个长宽上等比缩小，进而使得晶体管缩小。比如从180nm缩小到90nm，那么一个晶体管的长宽等比缩小到原来0.5X，面积则缩小为0.25X，最终带来4倍的密度提升。
为了满足特征尺寸的微缩，那么光刻机的精度也必须相应提高。通常来说（具体可以看看我过去的文章聊一聊工艺和光刻那些事情：2021 LITE 版），目前的浸润式193nm DUV光刻机单次曝光能够满足76nm的最小特征尺寸，而0.33NA的EUV单次则可以满足26nm的MMP。DUV单次曝光的精度早就不能够满足先进工艺的需求了，所以业界早就开始在DUV上尝试多重曝光了。一次DUV曝光（LE）的精度极限是76nm，两次自对准曝光（SADP）的精度极限是40nm附近，两次自对准曝光（SAQP）的精度极限则大约是22nm附近。
以此类推，如果有八重曝光，那么可能在14nm附近。有趣的是，从目前IMEC发布的工艺发展路线来看，芯片在特征尺寸上的微缩马上就要进入到了瓶颈。可能到了2040年，特征尺寸都会维持在12-16nm这个量级。
来自WikiChip
SAQP的精度极限大约是22nm，但是为了照顾良率和产能，一般都不会贴的那么极限，所以目测估计能做到25nm的MMP。因此，如果某家掌握了SAQP的技术，那么如果按照友商的路子去走理论上可以做到N5到N3中间的密度，也就是我说的160-180MTr/mm2. 但为什么DUV+SAQP的精度比单次0.33NA EUV要高的情况下，大家还抢着买更贵的EUV呢？因为单次EUV成本虽然比DUV要高，但是DUV+SAQP 四次曝光的东西EUV一次就能搞定。四次DUV成本不低，而且误差还会累积到难以接受。
因此，虽然还有六重曝光、八重曝光的选择，但我个人觉得这个成本是难以接受的，在传统路线下160-180MTr/mm2已经是天花版了。除非国内出了比ASML更强的DUV光刻方案。
影响密度的第二个因素是DTCO设计，比如之前说的SDB和COAG就可以在不减小特征尺寸的同时，缩小一个晶体管所占用的面积，进而提升整体的密度。例如，Intel的10nm和SMIC这个N+1P(N+2)在同为DUV工艺的情况下，因为他们都有DTCO的设计，最终密度也更高。
不过DTCO和微缩特征尺寸不一样，DTCO里的很多技术只存在有和无的情况。一旦使用了这个技术，那么就很难再提升。受限于眼界，并不知道除了SDB和COAG外还有多少DTCO技术可用，但直觉感觉也没剩下多少（目前已知的还剩一个请参考 后面Intel 4里砍Fin的，没算到这里）。而之前再说DUV+SAQP的极限大约160-180MTr/mm2的时候就已经考虑了这两个技术，所以到这里极限也还保持不变。
影响密度的最后一个因素就是晶体管设计了。首先，业界目前比较确定的一个路线就是做晶体管的堆叠CFET。现在的工艺都是CMOS工艺，本身需要由PMOS和NMOS组合1:1互补。
因此，如果将PMOS和NMOS叠加在一起，在不缩小特征尺寸的情况下，也能获得2倍的密度提升，那么理论上线很可能就在350MTr/mm2附近了。如果说现在CFET太难，可以先上Forksheet将PMOS和NMOS的间隔缩短，也可以显著提升密度（不过不如CFET）。
不过，虽然说CFET和Forksheet（似乎）的发展不太要求光刻机的精度，但是对于设计、材料、制造的压力却不小。SMIC+华为在全面受封锁的情况下，能不能搞出来是一个很大的问题，以及在较高的尺度下，CFET到底性能怎样也是个问题。
Intel 三个单元库的设计（来自WikiChip）
另外，晶体管设计里其实还有另一个方法提升密度。那就是设计更小的标准库。比如在10nm的FinFET里，就有UHP、HP以及HD库三种，他们的最小特征尺寸保持一致，但是密度却不一样。HD库配置了2个P Fin和3个N Fin，HP、UHP依次更增加一个，而HD HP UHP库的单元高度则分别为272nm、340nm、以及408nm，并且10nm在272nm的高度下达到了100.8的密度。
此时，如果Intel提供一个UHD库，再缩减一个P Fin和一个N Fin，那么单元高度会变成204nm，此时密度可以达到134MTr/mm2。通过提供更高密度的标准库（砍Fin大法）在提升密度的同时也会降低晶体管的性能。如果选择这么做了，那么必须要在其它地方把这些性能补回来，比如提升单个Fin的高度，通过新材料提升单个Fin的性能等。
事实上，砍Fin大法也的确是现在新工艺提升密度的一个手段。比如Intel 4 HP库 对比Intel 7 UHP库，CGP微缩到0.83X，Fin Pitch微缩到0.88X，这两项微缩只能做到0.73X的微缩。而隐藏的另一个微缩则是砍了Fin的数量，P-N的隔断Fin少了一个，P-Fin和N-Fin各少了一个。所以最终才导致标准库的高度从408nm下降到240，最终结合CGP的缩小，才做到了两倍的最终密度（0.49的晶体管大小）。
同样地，台积电这里的N3工艺，实际上也用了砍Fin大法。在过去，N5的HD库是2 P-Fin+2 N-Fin，而到了N3这里就变成了2-1Fin，也就是一组 2 P-Fin+2 N-Fin外加一组1 P-Fin+1 N-Fin混合使用，约等于1.5 P-Fin+1.5 N-Fin。而且再往后，台积电还有N3S，完全的1 P-Fin+1 N-Fin设计。
Via IC Knowledge
目前9000S那个工艺据说是一个6T（高度等于#Tracks * M2P，也是高度的一个体现）的库，按照惯例猜测也是2-P Fin+2-N Fin类似的设计，所以其实在这里其实也有砍Fin大法的空间。比如如果做一个4T的库，那么密度上限就能够提升到350*1.5=525MTr/mm2了。
小结
通过上文可以看到，如果仅假设EUV是最大障碍，那么私底下什么都玩的话，DUV其实也是很有希望密度再做到300MTr/mm2-400MTr/mm2的情况的。这是个什么水平呢，目前N3大概215MTr/mm2，目测N3S大概300MTr/mm2（终极砍Fin的产物），N2的话则基本不缩减密度。所以可能DUV灰烬下，可能可以做到N1.4的密度水平。
另外，我还想用Intel 4来做举例。Intel 是目前DTCO设计最多，且用DUV也有可行性的工艺。Intel 4的HP库密度大约126MTr/mm2，如果是将HP库的3+3Fin砍成1+1，那么高度减半，密度来到252MTr/mm2。然后再叠加CFET设计，可以达到504MTr/mm2。也是一个类似的结果。
总结就是如果真的只能死磕DUV，那么之后的工艺演进就不能和TSMC、Intel那样走，不然肯定是停滞不前的。但是只要不去死磕最小特征尺寸，虽然很难，但剩下也还有足够手段和空间去提升芯片密度（比如极限可能是500MTr/mm2）。
因此我觉得其实也不用太过于悲观，只要坚持走自研自产的路，还是有希望发展在DUV时代继续发展下去，等待EUV成熟的。此外，现在也快到了后摩尔时代，像芯片堆叠（是的就是很多人沸腾那个）技术，也是不需要那么强的光刻的，这些地方也能补齐。关于这个话题，我们后面再讨论。
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