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这篇文章主要介绍Intel最为传奇Top 2的10nm（另一个传奇是14nm，另一个可能成为传奇的是18A）。
速览
目前，Intel采用193nm浸润式DUV+SAQP方案制造10nm工艺。这是已知DUV中密度最高的工艺，最高理论密度约为100.76MTr/mm2。10nm工艺可以明确地分为两代，第一代10nm和第二代10nm SuperFin （Intel 7）。
第一代Intel 10nm工艺计划于2016-2017年（14nm两年后）推出，但实际量产的LVM是2018年的Cannon Lake（亚代10nm工艺），真正HVM的则是2019年的Ice Lake（亚代为10+工艺）。此外，10nm工艺还有第三个亚代10++，被用于Ice Lake SP，但也可能是10+工艺的高良率版本。总体而言，第一代10nm工艺在其生命周期内无法替代14nm工艺，被认为是比较失败的工艺。
第二代Intel 10nm工艺是第一代10nm经过魔改后的产物，有质的飞跃，命名为10nm SuperFin（简称10SF）。目前尚不清楚第一代10nm和第二代10nm的具体关系，但由于两者巨大的差异，官方将其分为两代10nm，并使用10nm SuperFin来区分。10SF的首个亚代（HVM）是2020年的Tiger Lake，第二个亚代是10nm Enhanced SuperFin（10ESF），改名为Intel 7，并于2021年的Alder Lake首次亮相。第三个亚代是Intel 7+（官方无此名称，仅本文使用），类似于14++，通过放宽尺寸来提高性能，首次亮相于2022年的Raptor Lake。2023年，Intel推出的Raptor Lake Refresh在性能频率上进一步提升，因此本文将其区分为第四个亚代Intel 7++。
10nm关键改进
从90nm世代开始，Intel的工艺呈现一种类似Tick-Tock的更新策略，每隔两代引入一次关键技术，然后打磨一次。例如，Intel的90nm和65nm为一组，分别引入和打磨耗尽硅Strained Silicon，45nm和32nm为一组，分别引入和打磨HKMG，22nm和14nm为一组，分别引入和打磨FinFET。按照这个规律，Intel在10nm时也应当引入关键技术的改进。不过，不同于之前的更新，Intel 在10nm上引入的关键技术并不是单纯的一种材料或者一种结构，而是以DTCO（设计协同优化）为打包的一系列技术，Co材料，以及SAQP四重曝光。具体的改进可以总结为：
实现了2.7倍于14nm的密度。
第三代FinFET晶体管技术。
【关键】采用了SAQP（Self-Aligned Quad-Patterning）四重自对准曝光技术，突破DUV+SADP的限制。
【关键】应用了COAG（Contact-Over-Activate-Gate） 和SDG（Single Dummy Gate）两个DTCO技术提升全局晶体管密度。
【关键】应用了Co材料（Cobalt 钴）进行互联，在小线宽下保持低电阻和高迁移率。
工艺MMP所需要的光刻方案对照（来自互联网）
首先简单介绍一下SAQP技术。在DUV 193nm 浸润式光刻方案中，其最高分辨率大约能够满足76nm-80nm的最小特征尺寸，而在很早的28nm时代开始，最小特征尺寸就开始小于这个数值了。为此，多重曝光可以通过分次光刻的方式去突破这个限制。
LELE和SADP两种双重曝光技术对比（来自互联网）
理论上，在完美的情况下，通过两次曝光可以将精度提高一倍，达到38-40nm，通过四次曝光可以将精度提高两倍，达到19-20nm左右。但由于是分次曝光的模式，存在对齐误差，难以达到理论精度。相比之下，SADP是一种自对准的双重曝光技术，属于多重曝光中对齐精度较高的方法，大约能够实现40nm+的精度。而没有自对准的双重曝光LELE则表现较差。虽然具体的数据暂时没有找到（但我之前曾经发过），但可以参考三星采用三重曝光LELELE的8nm密度，其密度仍然不如使用SADP工艺的台积电N7。
Intel 10nm制程下的MMP为36nm，这个数值显然已经超过了SADP 40nm附近的极限。因此，Intel不得不引入自对准的四重曝光SAQP，理论上可以满足22nm附近的最小特征尺寸。
在实际操作中，Intel完全可以在10nm节点上缩减一些密度以继续使用SAQP，但是在Intel的规划中，7nm也要采用类似的方案制造。所以，Intel会希望在10nm时期完全掌握了这些技术。此外，需要注意的是，之后的5nm制程可能也不会突破22nm的最小特征尺寸（MMP），因此SAQP方案可能还可以延续一个世代，对Intel来说非常诱人。当然，最后Intel高估了SAQP的难度，这被认为是导致10nm难产的一个重要原因（尽管不是唯一原因）。
至于你问为什么Intel死磕SAQP，那是因为真的没有其他选择。ASML的EUV技术一直未能交付，直到2020年才真正实现了大规模的商业化使用，而Intel 10nm的预计时间是在2016年。因此，Intel不得不面对这一挑战。
随后说一下DTCO双雄SDG和COAG。现在晶体管密度的提升已经很难再简单通过微缩特征尺寸实现，因此需要引入DTCO的思想，通过结构、布局等设计上的改进，去提升全局的密度。纵观Intel、TSMC、以及三星，Intel也是最早主要应用DTCO的厂商，TSMC和Samsung大约到他们的5nm节点才开始提及。需要注意的是，由于DTCO的引入，所以Intel的10nm并不能再按照传统的方式去计算晶体管密度，否则算出来是偏低的。
DDG和SDG的对比（来自WikiChip）
Dummy Gate的物理实现（来自WikiChip）
芯片中的两个Cell之间需要一定的物理隔断。传统的芯片设计一般使用 Dual 两个Dummy Gate进行隔断，也就是DDB或者DDG。而在SDG中，则仅使用一个Dummy Gate进行隔断。Dummy Gate不是Activate Gate，但是却要占用空间。所以通过减少Dummy Gate的使用，单位面积下能容纳的Cell/晶体管是直接增加的。根据Intel的数据显示，应用SDG后，芯片密度可以提升大约20%。
使用COAG前后对比（来自WikiChip）
另一个COAG则也是类似的方法，原本的设计中需要将Cell中的Activate Gate外延以连接。有了COAG后，则直接在Activate Gate之上进行连接，也就是Contact Over Activate Gate名称的由来。显然，当不需要外延Activate Gate后，整个Cell的尺寸缩小，实际密度也会得到提升。Intel显示这个技术提升10%密度。
因此最终在Intel的10nm部分，如果不用COAG+SDG两个DTCO技术，那么10nm的大约只能提升两倍的密度，而有了两个DTCO后才能达到2.7倍的密度。
互联金属层线宽示意（来自WikiChip）
互联金属层线宽示意（来自WikiChip）
最后一个关键技术在互联的部分引入钴材料。因为随着工艺的微缩，线宽越来越小，特别是由于周边无法等比缩小，互联核心部分的缩小会更加明显。传统用铝、铜已经无法提供足够的性能。引入钴的话能够在更小的线宽下提升电子迁移性能和降低电阻。从目前的情况来看，Intel在10nm上引入钴是造成其良率出问题的又一个主要因素，并且从Intel在Intel 4上移除钴的行为来看，这个因素可能比使用SAQP还要大。
总而言之，Intel的10nm即便今天看来也是相当激进的设计，SAQP+钴互联的绝版工艺，台积电和三星均不敢涉足，Intel 自己也都放弃了。
10nm SuperFin关键技术更新
由于Intel在第一代10nm上的悲剧，Intel修改了其后续的工艺计划，也推出了一个不同于第一代Intel 10nm的10nm SuperFin。10nm SuperFin相对于初代10nm来说，除了尺寸参数一致以外，性能和良率都发生了翻天覆地的变化。
Intel对于10nm SuperFin 的具体改进并不如初代10nm那样进行了详细的介绍，但是总体而言可以分为：在FinFET晶体管部分增加了额外的Gate Pitch选择（54CGP拓宽到60CGP），提升了通道迁移率，以及降低了阻抗增加了漏极（这里我不太懂，仅供参考）。但总体而言，缺少太多实质性的东西，我们也无从考证为什么10nm SuperFin有如此改进。
同时这里需要辟谣很多人说10nm SuperFin去掉了SAQP和钴互联才实现良品率的突然提升。其实可以看上面的图，SAQP和钴都还在。COAG和SDG本身问题不大，肯定没去。另外很多人说Intel的10nm SuperFin密度缩水了，这个80%是真的。Intel 7是肯定放宽了CGP到60nm的，但是10ESF 目前还没证明放弃了CGP 54nm。而且更为重要的是，放宽CGP本身不会太影响良品率的问题，单纯为了提升性能而设计的。更影响良率的MMP M0尺寸还都没变。
密度篇
Intel 三个单元库的设计（来自WikiChip）
Intel 10nm（10nm SuperFin）的规划中包含有高密度HD、高性能HP、超高性UHP三个库。其中HD库的基本单元包含2个P Fins，2+1个N-Fins，整个单元的高度为8-Fin，HP库和UHP库依次增加2个Fin（1-P Fin + 1-N-Fin），因此高度为10-Fin和120 Fin。Intel 10nm的设计规则里，Fin Pitch 为34nm，因此HD HP UHP库的单元高度分别为272nm、340nm、以及408nm。
Intel 密度计算方法
同时，Intel 10nm标准Contacted Gate Pitch（CGP）为54nm，因此结合Angstronomics [2]的计算公式可以计算得到Intel 10nm HD库、HP库、UHP库三者的密度分别为100.3MTr/mm2, 80.3 MTr/mm2, 66.89MTr/mm2。Intel官方所告知的HD库数值为100.8MTr/mm2，考虑到数据精度问题，Intel的宣传没有问题。
在Intel 10nm在进入到Intel 10nm SuperFin的2.0时代后，为了进一步优化性能，引入了更宽的可选60nm CGP设计，并且根据分析报告显示，从Alder Lake开始就已经全面采用了60nm CGP。作为代价，60nm CGP下Intel 7 HD库、HP库、UHP库的密度下降到了90.3 MTr/mm2， 72.2 MTr/mm2，以及 60.2 MTr/mm2。
不过需要注意的是，依据目前的情况分析，Intel有且仅在Intel 7和之后的工艺上使用了60nm CGP，而且应该均为UHP库。此外，Intel 10nm的SRAM密度请直接参照上表。SRAM的内容最后专门发文章讨论。
性能功耗篇
衡量一个工艺的性能是最为麻烦的事情，高性能工艺和低功耗导向的工艺难以直接比较，不同的库的产品也难以比较，因此关于10nm的性能分析非常主观，仅供参考。
首先在我的划分中，初代10nm中的10++和10+虽然被划分为了两代，但10++本身主要是为了解决大尺寸下的良品率设计的，所以暂且认为10++和10+性能一样。而至于被打入冷宫的第一代10nm，因为其无法量产，所以真实性能无法考证。Intel早期发布过10nm和10++的对比，但是这个10++到底是谁也无从考证，直接看最后的表即可。
根据Intel的数据，10nm SuperFin的首代工艺10SF对比上一代10+的性能提升18%。具体来看，在同样情况下，10SF同电压从10+的3.9G提升到了4.6G附近，也是18%的提升。所以最后结合Tiger Lake的单核极限提升超过20%，那么认定10SF相对于10+同样电压下提升18%的性能是非常可靠的。由于这里缺乏功耗的提升情况，按照Intel一般同电压提升X%性能，同性能下降2X%功耗的规律，那么姑且认为功耗为0.64X。
随后到第二代10nm SuperFin的Intel 7,官方宣称提升10-15%的性能，结合Alder Lake本身极限频率有10%的提升幅度，那么我就保守算10%的提升，并且计算相对于10+提升30%。对应地，功耗下降20%到达0.51X。
第三代10nm SuperFin的Intel 7+在同样电压下从5.2G提升到了5.4G或者电压降低50mv，因此性能提升大约3.8%，极限性能从5.5G提升到了6.0G，提升9%，因此综合情况下计算相对于10SF有15%的提升（也是参照之前10-15%的），那么相对于10+提升35.7%。
目前尚未发布的Raptor Lake Refresh，疑似频率最高提升到6.2G（3.3%），并且微星官方也说性能普遍提升3%，因此这里计算提升大约3%，那么相对于10+提升达到40%。总体来说，这个数值和Intel 10+ Icelake 4.1G到14900KS 6.2G 提升51%的数字十分接近。
那么最后作为总结，可以看到当前附近的Intel 7，在工艺层面大约相对于第一个首发量产的10+，大约可以做到同功耗40%的性能提升，极限频率提升50%，或者同频率下（当且仅当架构不变时可以说是同性能）降接近60%的功耗，是一个较为可观的数值。从实际产品中，可以观察到更为显著的提升，因为当IPC提升后，可以通过V-F曲线的Buff获得更高的实际性能提升或者能耗比提升，不过这里仅讨论工艺层面的东西。
总结
总体而言，Intel的10nm是非常传奇的一个工艺。一方面，Intel技术疯子的属性在10nm上体现的淋漓尽致，也让技术爱好者非常兴奋。另一方面，10nm在实践中也是极度失败的，把Intel带到了坑里。关于10nm为什么难产，以及到底怎么影响了Intel，且听下回Intel 次时代工艺的文章。
参考资料
IEDM 2018: Intel’s 10nm Standard Cell Library and Power Delivery，https://fuse.wikichip.org/news/2004/iedm-2018-intels-10nm-standard-cell-library-and-power-delivery/
The TRUTH of TSMC 5nm https://www.angstronomics.com/p/the-truth-of-tsmc-5nm
Intel 4 Deep Dive https://semiwiki.com/semiconductor-manufacturers/intel/314047-intel-4-presented-at-vlsi/
IEDM 2017 + ISSCC 2018: Intel’s 10nm, switching to cobalt interconnects https://fuse.wikichip.org/news/525/iedm-2017-isscc-2018-intels-10nm-switching-to-cobalt-interconnects/5/
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