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随着器件特性不断缩小到 2nm 及以下，计量和检测正在处理与 3D 测量、埋藏缺陷和更高灵敏度相关的一系列问题。
领先的晶圆厂在集成先进的数据分析平台，用于关键测量和检查，以提高精度并充分利用来自各种来源的数据。“据说数据是 21 世纪的黄金，但真正理解数据才是黄金，”DR Yield 首席执行官 Dieter Rathei 说，正确的预测分析平台可以通过及早发现生产问题来帮助晶圆厂工程师提高效率、质量、产量和产量。
“计量和检测已经进入了一个新时代，”imec ITF的研发经理Anne-Laure Charley在最近的一次演讲中说，使 EUV 光刻和计量技术能够满足 CFET 的首个硅需求所涉及的大量开发工作，并强调了检测和测量 3D 结构中越来越小、越来越薄的隐藏特征和缺陷的必要性（见图 1）。
“3D 系统架构意味着可以检测埋在金属中的空隙，”她说。“你有 10nm 缺陷或纳米薄层需要表征。边缘放置误差 （EPE） 于 15 年前引入，包括 CD、叠加、OPC 以及局部和全局可变性的影响因素。ASML 预测，从现在起 10 年后，每个参数都必须控制在纳米以下。
图 1：纳米片晶体管、混合键合和 TSV 以及缩放特征对计量和检测工具提出了挑战。来源：imec
光学计量和基于 SEM 的工具都是当今的主流并投入生产，而 X 射线衍射成像正在满足特定的生产需求，包括先进封装。
布鲁克英国工厂经理 John Wall 表示：“我们与客户使用 CoWoS（台积电在衬底上的晶圆上的芯片）进行 X 射线衍射成像的经验，他们有效地将芯片堆叠在一起，然后从衬底上研磨硅，因为它实际上是结构中的死质量。“他们发现，XRDI 技术可以检测裂纹、边缘缺陷和多种问题，这些问题可能导致设备在后端过程和包装前发生灾难性故障。”
扇出过程中更先进的质量控制导致对衬底上的小芯片/芯片的要求更严格。白光干涉测量法可同时测量垂直和横向 CD，例如通孔深度、铜或光刻胶厚度以及扇出层之间的叠加层。“计量学对于先进的 2.5D 封装至关重要。我们的能力与主要客户的制造工艺流程集成在一起，“布鲁克测针和光学计量总经理 Samuel Lesko 说。
在某些情况下，可以使用电子束电压对比度测量进行电气检测埋藏缺陷。“如果您在 CMP 后有一个检查步骤，并且触点下方有一个埋藏的空隙，导致该触点基本上变得打开，那么使用光学检查可能无法看到空隙，”PDF Solutions 工程副总裁 Indranil De 解释说。“假设它是一个钨触点。由于埋藏的空隙，该钨触点与底层金属在电气上断开，或者该触点可能接触到下面的另一条金属线。因此，它会导致电气短路或开路，可以在制造过程中使用电压对比度检测来检测。在前沿芯片中，例如在 3nm 节点或 12 至 14nm 特征尺寸处，每个晶体管有 3 个触点。所以接触层是最密集的，因为接触数是 5000 万的 3 倍，或者芯片上有多少个晶体管。
因此，前期准备工作包括挖掘敏感触点、过孔或金属线路的布局，然后仅沿这些关键路径执行 VC 测试。
从 2010 年左右的第一台 3D 设备开始，散射测量巩固了它在过程控制回路中的地位，因为它可以测量自上而下的方法不可见的结构尺寸，例如凹入特征和轮廓大于 90 度的光栅。散射测量结合了光谱椭圆偏振仪和反射法，之所以被称为散射测量法，是因为特征尺寸和形状是根据周期性阵列的散射光图案计算的。最近，中红外散射测量技术使具有相似光学特性的材料（如二氧化硅和氮化硅电介质）之间的对比度更高。在纳米片晶体管中，红外散射测量法测量关键的氮化硅凹槽，例如，在 3D NAND 通道中。
随着 CFET 器件的推出，该技术将变得更加重要，这些器件通过在 7Å 技术节点（具有 18nm 金属间距）附近堆叠 pMOS 和 nMOS 晶体管来扩展。散射测量工具的灵敏度取决于饰面材料之间的光学特性以及光束与之相互作用的材料体积。
“红外散射测量从纳米片扩展到 CFET 架构，”Onto Innovation 应用开发总监 Nick Keller 说。“CFET 是一个有趣的案例，因为你正在垂直向上移动。从光学的角度来看，您实际上获得了更多的信号，因为每单位面积的材质体积更大，因此与光线的交互也更多。但问题是客户希望提取更多参数。因此，挑战可能会得到平衡。你会得到更高的灵敏度，所以信息也越来越多，但由于更多的参数很重要，参数之间可能存在更多的相关性。
其他人也同意。“散射测量是一种强大的计量技术，可以提取许多感兴趣的参数，”imec 的 Charley 说。此外，例如，可以通过适当的机器学习算法来改善散射测量方法结果与 AFM 参考数据的相关性。“当我们在标准方法的基础上引入机器学习时，我们显著提高了机器与参考的相关性。”
她指出，机器学习还有助于提高 CD-SEM 测量的信噪比。
尽管取得了这些进步，但光学检测可能已经失去了动力。“光学检测过程通常被认为是缺陷检测的主力军，但在波长和分辨率方面面临限制。随着先进节点的关键尺寸不断缩小，光学检测正被推向极限。尽管吞吐量有所提高，但全晶粒和全晶圆电子束检测在准备好进行大批量制造之前还有很长的路要走，“西门子 EDA Calibre Semi Solutions 晶圆厂解决方案总监 Le Hong 说。此外，优化光学检测的灵敏度以捕获真正的缺陷，同时最大限度地减少假缺陷/滋扰缺陷也变得越来越具有挑战性。
为了应对这些挑战，Hong 指出，对能够从光学到扫描电子显微镜 （SEM） 审查进行智能降采样的软件的需求不断增长，尤其是在高滋扰情况下。“该软件还必须具有在 HVM 中内联使用所需的性能。Siemens EDA 的 Calibre SONR 产品提供了一种尖端的解决方案，该解决方案利用 AI 驱动的算法进行光学到 SEM 审查的下采样。这种方法不仅具有设计和流程意识，而且具有完全在线就绪的性能，可用于 HVM 应用，“Hong 说。“功能驱动的下采样算法非常适合有效处理热扫描期间常见的高干扰计数。此外，它还展示了对光学检测和设计之间有限空间相关性的非凡容忍度。使用 SONR 下采样，有可能显著提高缺陷命中率，平均比当前标准高 5 倍。
为混合键合做准备许多晶圆厂正在探索哪些计量/检测方法最适合在键合工艺之前和之后使用混合键合。混合键合将小铜焊盘 （<10 μm） 聚集在一起，这些焊盘在介电场（通常为 SiCN）中略微凹陷。白光干涉测量法是一种光学轮廓仪，可用于表征晶圆边缘的 CMP 边缘滚降，但也可用于在键合前测量铜凹槽深度。
WLI 中的相移干涉测量 （PSI） 模式用于监测晶圆级的形貌，包括铜凹槽深度。整个晶圆的凹槽深度有严格的规定。铜太少会导致开路，而铜太少会导致铜延伸到势垒氧化物之外和潜在的短路。
在测量铜凹槽时，计量技术之间存在重叠，尤其是在 WLI 轮廓仪和原子力显微镜 （AFM） 的另一种主要方法的情况下。虽然 WLI Profiler 将 4 倍的吞吐量与在同一芯片中映射数百万个铜焊盘的能力相结合，但 AFM 提供了氧化物和铜之间的精确偏移，以补偿 WLI 测量。AFM 还扩展了扫描速度和扫描长度的范围，涵盖了 CMP 后的整个芯片平整度以及焊盘凹槽。
结合计量和分析当今工艺和良率工程师最关心的问题之一是控制工艺可变性，这会影响晶圆内部的情况，以及晶圆间和批次间的结果。事实上，许多晶圆工艺的跨晶圆特征并不少见（见图 2）。
“晶片上晶片的位置对于了解您看到的任何类型的变化都至关重要，因为在典型的晶片上，性能最佳的晶片（考虑到性能和功耗）会形成甜甜圈形状，”proteanTecs 业务发展高级总监 Nir Sever 说。“晶圆中心和边缘的晶粒表现比其他晶片差。”
图 2：性能最佳的芯片位于 300mm 晶圆上的甜甜圈形图案中。资料来源： proteanTecs
这种 timing 和 power 变化可以与 die-level identifiers匹配。“将任何遥测信息与芯片在晶圆上的位置联系起来的基本方法来自我们称为 ULT 或单元级标识符的东西，”Sever 说。“通常在晶圆分拣结束时，您将每个芯片的 ID 编程到非易失性存储器中，从那时起，您可以跟踪认证 ID 到它在晶圆上的确切位置、晶圆编号、批号及其制造历史。”
成品晶片的电气性能变化在涉及小芯片的先进封装应用中尤为重要，例如 HBM4 DRAM 晶片、SRAM 和处理器的异构堆栈，或任何数量的小芯片组合。
这种唯一标识符在数字电路中很常见，但一些模拟器件或小型分立器件通常没有标识符。单个裸片 ID 对于硅生命周期管理至关重要，可跟踪从设计到制造和使用再到生命周期结束的器件性能。这些标识符还可以帮助工程师识别在现场使用过程中可能导致硬故障的潜在故障，并确保正在组装的部件是可追溯的。
“每项新技术都会引入某些问题，”Siemens Digital Industries Software 首席技术产品经理 Jayant D'Souza 说。“例如，对于全栅极晶体管，我们看到的晶体管故障比以前更微妙。此外，故障分析和晶圆成本本身一直在增加，这使得每个学习周期的成本都大大增加。
这在领先流程的推出中尤为明显。“在良率上升期间，有三项主要的新发展发生，”Synopsys 产品管理高级总监 Matt Knowles 说。“首先，我们看到扫描链故障在生产中持续存在。随着工艺节点和晶体管设计变得越来越复杂，工艺窗口变得越来越敏感。还有更多与 design 相关的 defect modes — 与硬故障不同，仅在特定电压或特定 timing 条件下发生的 soft failure。因此，客户需要将这些与设计相关的信息提取到分析平台本身中，并能够以自动化的方式进行这些产品级关联。
Knowles 表示，另外两个发展是扫描链故障持续到生产爬坡，以及测试数量的增加，尤其是 AI 芯片。
“我们看到，扫描链故障正在继续进入更成熟的节点和更成熟的流程，”他说。“过去，在最初的爬坡期间，扫描率失败率非常高，但在解决了这些问题后，扫描率下降了。在早期的 ramp 中，你可能会有 60% 对 40% 的扫描链与 logic chain 故障率，然后你会把它降低到扫描链更像是 20% 到 30% 的地方。但我们听到的是，扫描链故障仍在继续。有些失败是以设计为中心，有些是以缺陷为中心。因此，客户必须收集更多的扫描链故障，并可能进行更多的链诊断，这需要能够收集所有这些数据、分析所有这些数据并帮助他们找到根本原因的分析工具。
Knowles 还指出，检测计数迅速上升。“特别是当你拥有一些超大规模芯片时，他们试图抛出如此多不同类型的测试来捕获诸如无声数据损坏之类的事情，以至于测试计数的绝对数量已经从数万次增加到数十万次，我们正在准备进行 100 万次测试。庞大的数据量给您的分析平台带来了巨大的压力。
处理数据与晶圆厂的良率管理系统 （YMS） 相关的分析平台可以为工艺异常提供早期预警，识别质量受损的部件，并更好地了解生产数据。DR Yield 的 Rathei 说：“借助监控规则，我们的算法可以根据对数据中偏差或异常的早期了解来预测故障，基本上允许制造商根据早期警告信号采取行动，而不是在为时已晚时对重大制造问题做出反应，从而避免代价高昂的生产事故。“此外，我们用户友好的数据分析功能为生产优化提供了更深入的见解。”
据 Siemens EDA 的 Hong 称，近年来，对促进从设计到制造的良率优化的软件的需求大幅增长。“尤其是代工厂，他们专注于人工智能驱动的工艺优化、晶圆工艺黄金路径发现以及针对设计到良率限制的根本原因分析。我们的 Calibre Fab Insight 软件套件可帮助代工厂进行工艺优化，同时提供有价值的设计见解。此外，Calibre SONR 软件利用机器学习算法来破译设计参数对系统性良率限制缺陷的贡献。它还可以自动生成避免缺陷的 DFM 检查库。
另一方面，Hong 解释说，无晶圆厂公司更倾向于超越传统的基于几何图案匹配的设计修复方法。他们需要能够在完整芯片级别上有效提取每个门的工艺相关特征的软件。此外，还需要一种基于 ML 的高性能算法来实现可调程度的模糊匹配。通过结合这些功能，无晶圆厂公司可以在 T0 测试芯片级流片时就开始良率学习，并将这种学习无缝扩展到第一个产品芯片流片。
几家公司正在与整个行业合作，将大量数据整合到一个平台中，甚至拥有两个交换信息的平台，就像 PDF Solutions 的 FIRE 平台和西门子的 Tessent 一样，帮助解决在早期爬坡阶段导致系统性缺陷的布局敏感性。
图 3：Flow 使用 PDF Solutions FIRE 分析的根本原因卷积 （RCD） 和 Siemens Tessent 平台更快地识别和分离随机和系统缺陷。来源：PDF Solutions
“此阶段的缺陷可能由与流程相关的根本原因或与设计相关的根本原因驱动，或者两者兼而有之。体积扫描诊断与根本原因反卷积 （RCD） 相结合，会在失败的芯片群体上产生缺陷帕累托斯，“PDF Solutions 的技术研究员 Tomasz Brozek 说。
“RCD 建模的根本原因已经成功地发现了细微的随机和与流程相关的缺陷。随着 5nm 或 3nm 等新技术节点的出现，与设计相关的系统缺陷继续导致制造生产中的损耗机制，“Brozek 补充道。
根据Nordson Test & Measurement的Brad Perkins的说法，这些分析平台被设计为与计量工具无关。“无论是光学、X 射线还是超声波检测，您都会看到规格限值内的更严格的控制限值，通过先进的过程控制，您能够开始识别过程漂移，这正是当今工具的真正价值所在。它不会让逃生者逃生到现场，当你看到安全气囊或自动驾驶中的设备故障时，这当然非常重要。
“一旦图像解释完成，数据导出几乎与机器无关。我们要进行的数据导出显然是单元级的可追溯性，“Perkins 说。“它可以是 JEDEC 托盘上的单个部件。它可以是晶圆上对应于芯片的特定点。不同的客户会看不同的东西。通常，它可以总结关键空隙的位置、关键缺陷总数，如果过程开始漂移，我们可以直接从机器发出警报，或者我们可以与工作站控制器、MES、SECS-GEM 等合作。
结论计量和检测面临的一些最大挑战涉及检测生产线前端和后端越来越多的 3D 结构中的隐藏缺陷或特征。对更快良率提升的需求取决于系统缺陷的早期识别，这些缺陷可能与设计或工艺相关。
这只会在新节点和高级软件包中变得更加复杂。但是，工程团队可以通过机器学习的新一波数据分析来提高他们的产能提升速度，这有助于更快地发现问题，并更深入地了解可能和已经出错的内容以及原因。
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