AI浪潮起伏之下，产业竞相角逐的内核，到头来则是先进制程之争，这里面就包括其中一个环节：先进封装。

目前，被黄仁勋盛赞的“全球最强大”的Blackwell超级芯片，市场对其需求远超供应，导致供不应求。摩根士丹利分析师报告称，未来一整年的Blackwell GPU供应量已经售罄，这与之前Hopper GPU的情况类似。

不过前段时间，其被报道由于设计缺陷，发货时间不得不推迟。

曾有新闻指出，Blackwell无法推进的原因在于其CoWoS封装技术的良率低。更有媒体报道称，延迟生产导致了英伟达和台积电之间的紧张关系。

好在，最后英伟达出面否认了相关传言，黄仁勋澄清，“这是假新闻”，并表示责任都归英伟达的设计缺陷，这一缺陷“100%是英伟达的错”，这一风波得以停止。

英伟达也预计，2024年第四季度将出货45万颗Blackwell芯片，并为公司带来超过100亿美元的营收。

Blackwell芯片如此强势，其采用了台积电4纳米（nm）工艺制造，包含了2080亿个晶体管，相比前代H100芯片的800亿个晶体管，晶体管数量大幅增加。

Blackwell提供了更高的计算能力，但同时对芯片制造和封装提出了更高的要求。

今天我们就了解一下对于Blackwell芯片非常重要的先进封装技术 —— CoWoS，并看一下同类竞品的进展如何。

先进封装领域，谁最有话语权？谁能笑到最后？

CoWoS

此前，台积电总裁魏哲家曾在业绩说明中提到，CoWoS先进封装产能持续吃紧，台积电也在持续扩充CoWoS先进封装产能。

CoWoS（Chip on Wafer on Substrate，片上基板）是台积电的一种先进封装技术，用于制造高性能计算（HPC）和人工智能（AI）组件。

作为一种高端系统级封装（SiP）解决方案，与传统的多芯片模块（MCM）相比，它能在紧凑的平面图内以并排方式实现多芯片集成。

这项技术属于2.5D先进封装技术，由CoW（Chip on Wafer，片上晶圆）和oS（Wafer on Substrate，晶圆基板）组合而来，通过在一个硅中介层上集成多个芯片，形成一个高性能的封装解决方案。

2.5D 封装为水平堆叠芯片，主要将系统单芯片(SoC)与高频宽记忆体(HBM)设置在中介层(interposer)上，先经由微凸块(micro bump)连结，使中介层内的金属线可电性连接不同的SoC与HBM，以达到各芯片间的电子讯号顺利传输，然后经由硅穿孔(Through-Silicon Via, TSV)技术，来连结下方PCB基板(substrate)，让多颗芯片可封装一起，以达到封装体积小、功耗低、引脚少、成本低等效果。

2.5D，3D封装

与此不同的是，3D 封装则是垂直堆叠芯片，优点在于使用硅穿孔来连结垂直方向上之不同芯片的电子讯号，使讯号延迟得以降低，但目前受限于设计、量产或供应链皆还不够成熟，所以基于成本考量，目前业界仍多采用2.5D封装。

在硅中介层中，台积电使用微凸块（μBmps）、硅通孔（TSV）等技术，代替了传统引线键合用于裸片间连接，大大提高了互联密度以及数据传输带宽。

其中多个有源硅芯片（通常的配置是逻辑和HBM堆栈）集成在无源硅中介层上。中介层充当顶部有源芯片的通信层。然后将内插器和有源硅连接到包含要放置在系统PCB上的I/O的封装基板。

因而，CoWoS 技术能够提高系统性能、降低功耗、缩小封装尺寸，为台积电在后续的封装技术保持领先奠定了基础。

台积电表示，其先进封装产能缺口正持续扩大。

目前，台积电已将CoWoS 前段关键CoW 制程、后段WoS 制程委外给了日月光投控旗下矽品精密以及Amkor（安靠）承接。

日月光、安靠等将接受更多台积电先进封装的外溢订单，进而进一步提升这些品牌在其2024年的营业表现。

CoWoS-L

根据采用的不同的中介层（interposer），台积电把 CoWoS 封装技术分为三种类型——CoWoS-S（Silicon Interposer）、CoWoS-R（RDL Interposer）以及 CoWoS-L（Local Silicon Interconnect and RDL Interposer）。

CoWoS-S 封装

CoWoS-S 是最经典的CoWoS 技术，以硅基板作为中介层 CoWoS-S（Silicon Interposer）。然而，单片硅中介层存在良率问题。

CoWoS-R 封装

CoWoS-R 是使用有机基板/重新布线层（RDL）替代了硅（Si）作为中介层的先进封装技术。有机中介层作为具有细间距的 RDL，本身具有柔韧性，可充当应力缓冲器，并减轻由于基板和中介层之间的热膨胀系数不匹配而引起的可靠性问题。在 HBM 和芯片之间甚至芯片和基板之间提供高速连接。与 CoWoS-S 相比，CoWoS-R 提供了卓越的可靠性和良率。

CoWoS-L 封装

CoWoS-L 作为 CoWoS 系列中的一员，是为满足高端产品的持续扩展要求提供了一种新颖的结构。它使用局部硅互连 (LSI) 和 RDL 中介层一起形成重组中介层 (RI)，结合了CoWoS-S和InFO 技术的优点，缓解了在 CoWoS-S 中使用大型硅中介层而产生的产量问题。

CoWoS-L 在一些实现中，还可以使用绝缘体通孔 (TIV) 代替 TSV 来最大限度地减少插入损耗。结合了CoWoS-S和InFO 技术优点的CoWoS-L ，具有灵活的集成性，更是英伟达目前最新GPU，Blackwell超级芯片上采用的关键技术。

在典型的 CoWoS 工艺中，已知良好逻辑（KGD） SoC 的顶层芯片和 HBM 通过间距约为 30 至 60 um 的微凸块并排集成在 Si 夹层晶圆上。

在采用上述片上晶圆（CoW）工艺之前，在晶圆厂环境中用多层互连、TSV 和 eDTC 对 Si 中介层进行预成型。然后，根据interposer 尺寸将 CoW 晶圆切割成单个 CoW 模块，并组装到封装基板上，形成 SiP。

同时，在top die和基板之间引入硅interposer 层可实现更细的互连间距和更短的水平路径，从而确保更好的信号完整性（SI）和电源完整性（PI）。

CoWoS-L 封装的方案

CoWoS-L 封装由 3 部分组成，即top die、重组插层（reconstituted interposer ）和基板。

Top die通过细间距微凸块并排粘合在中介层上。中介层在承载所有top die以形成片上晶圆（CoW）方面发挥着重要作用，而 LSI 芯片则是芯片与芯片之间对话最多的部分。

中介层的上下两面都包含一个RDL层，分别用于微凸块和C4凸块布线。

由模塑化合物（molding compound）包围的 TIV 提供了从基板到顶层芯片的直接垂直路径，插入损耗低。

最后，将 CoW 芯片粘合到基板上，完成 CoWoS。

CoWoS-L 集成 LSI-1 和 LSI-2 的独特结构为在一个封装中实现卓越的 SoC 到 SoC 以及 SoC 到 HBM 互联提供了设计灵活性。

TIV 还为超高速数据传输带来了信号和电源完整性方面的优势，而无需担心通过 TSV 造成的插入损耗。

考虑到 eDTC 的 “小芯片 ”优势，在相同缺陷密度的晶圆制造工艺条件下，eDTC 的利用变得更加高效。可靠性测试结果表明，CoWoS-L 具有稳健性和可制造性。

CoWoS-L具有强大的异构集成能力，可满足 HPC 和 AI 领域日益增长的需求。

台积电秘密联手海力士，超越三星

CoWoS的故事起源于2011年冬天，台积电为了打击三星，秘密计划与海力士展开合作，“台积电没有记忆体，海力士缺少逻辑芯片，于是，这两家都想打败三星的公司，破天荒展开合作”—— 且正好“一拍即合。”

他们整合彼此优势，设定出CoWoS，这个用以互动逻辑芯片与记忆体芯片的架构。

事实证明，他们成功了。

台积电CoWoS技术和记忆体大厂海力士强强联手，令海力士开发出如今最火热、甚至将让他们赢过三星的AI最强壁垒：HBM（High Bandwidth Memory，高频宽记忆体）。

这项合作，让双方分别在HBM、先进封装，筑起护城河，让三星一路迟至今年七月才通过英伟达对HBM3的认证，错过长达两年的AI商机。

目前，海力士在第三代HBM3市占率超过九成，远胜原本的记忆体霸主三星。

台积电先进封装技术CoWoS、搭配海力士的HBM，已经成为英伟达高端AI芯片的“黄金搭档。”

所以，HBM和CoWoS是共同成长，相互成就的。

HBM的高焊盘数和短迹线长度要求需要2.5D先进封装技术，如CoWoS，以实现这种密集的短连接，这在PCB甚至封装基板上是无法实现的。

CoWoS作为主流封装技术，则以合理的成本提供最高的互连密度和最大的封装尺寸。

由于目前几乎所有的HBM系统都封装在Co Wos上，所有先进的人工智能加速器都使用HBM，因此几乎所有领先的数据中心GPU都是台积电封装在CoWos上的。

技术不落人后的英特尔

同时，英特尔也在觊觎CoWoS这块蛋糕。

毕竟封装同样是英特尔发展的重心之一，而且与AMD等不同的是，英特尔选择自己搞封装，力图掌握芯片研发生产应用的全流程。

实际上，英特尔依旧还是很能打。

英特尔虽然在先进制程上略落后于台积电，但在先进封装却与台积电不相上下，在技术层可没有输。

英特尔对标台积电CoWoS 的2.5D 封装技术被称为EMIB， 2017 年正式应用于产品，英特尔的数据中心处理器Sapphire Rapid 就是采用的这项技术。

英特尔的第一代的3D IC 封装则称为Foveros，2019 年时已用于英特尔计算机处理器 Lakefield。

EMIB 最大特色就是通过硅桥（Sillicon Bridge），从下方来连接存储器（HBM）和运算等各种芯片（die）。

并且硅桥会埋在基板（substrate）中并连接芯片，让存储器和运算芯片能直接相连，更能加快芯片本身的能效。

Foveros 则将存储器、运算和架构等不同功能的芯片组堆栈起来后，运用铜线穿透每一层，达到连接的效果，属于是3D 堆栈。最后，工厂会将已经堆栈好的芯片送到封装厂做组装，将铜线与电路板上的电路做接合。

英特尔其实更大胆，在 2022 年首次将 2.5D 和 3D 封装技术融合在一起，命名为 Co-EMIB，下一代封装技术。

这是业内一个将 EMIB 和 Foveros 技术相结合的创新应用，能够让两个或多个 Foveros 元件互连，并且基本达到单芯片的性能水准。通过这一项技术，英特尔推出了当时晶体管规模最大的SoC —— Ponte Vecchio，主要面向高性能计算市场。

这已成为该行业有史以来最复杂的情况。

事实上，它包含 11 个桥、47 个有源块、5 个处理节点和超过 1000 亿个晶体管。并且超过 1000 亿个的晶体管数量并不包括 HBM。还有三块大面积硅片，尺寸是传统掩模版的三倍多，全部封装在一个封装中。

显然，英特尔先进封装性能、技术原理和台积电很接近，所以，“英特尔很努力想要去抢这个（英伟达CoWoS订单）生意。”

但业界人士指出，英特尔依然出在老问题，成本太高，价格没有竞争力。

半导体工艺，没有瓶颈？

可以看出，半导体工艺技术在过去几十年中经历了重大变革，这一趋势将持续到未来。就像光刻技术，现已经进入 EUV 时代，间距不断缩小。

与此同时，光刻技术和器件架构、新材料、集成方案和新功能的进步，也在继续推动每一代技术未来产品在功率、性能和面积 (PPA) 方面的缩小。

可以说没有 CoWos工艺的进步，就没有现在 AI 的发展，也就没有现在如日中天的英伟达。

CoWos 确实是当前这一波AI 浪潮的关键推手之一。

封装内芯片间的互连密度在过去几十年中发展迅速。

已经开发了各种先进的封装和芯片级集成解决方案，包括 CoWoS、InFO和 SoIC 等，这些集成方案继续积极缩小芯片间互连间距，有可能将 3D 互连密度再提高六个数量级，可以在封装系统中集成超过 5000 亿个晶体管。

3D SoIC 和 CoWoS 技术亦使得类似 AMD 先进 AI 加速器产品 MI300X 成为可能，该产品拥有 1530 亿个晶体管（如下图）。

MI300X的出现，使得 AMD 在 AI 芯片上先行一步。

此外，这些先进的集成功能可提高数据传输速率、减少延迟、优化功耗并提升计算系统的整体性能更是不容小觑（图下所示）。

所以说，在新型半导体的开发中，不仅晶圆晶体管制造技术，封装技术也将成为投资重点。

AMD 与英特尔也已经全面拥抱 Chiplet 和 3D 封装，英伟达虽然依旧坐拥庞大的AI 市场，但它的宝座却出现了一道微不可察的裂缝，未来谁又能在芯片封装上掌握真正的话语权呢？

科技的进步远没有尽头，我们正处于半导体创新的下一个黄金时代的开始。