Cadence的电子设计自动化产品涵盖了电子设计的整个流程，包括系统级设计，逻辑综合，功能验证，IC综合及布局布线，模拟、混合信号及射频IC设计，全定制集成电路设计，IC物理验证，PCB设计和硬件仿真建模等。全球知名半导体与电子系统公司均将Cadence软件平台作为其全球设计的标准，其中：
Virtuoso平台提供具有硅精确性的手段用于设计客户定制模拟电路、射频电路以及混合信号集成电路。它包括一个设计要求驱动的环境、多模式的模拟、加速的版图设计、高级硅分析、以及一个全芯片集成环境。
Encounter数字集成电路设计平台为实现很复杂、高性能的芯片提供经过验证的设计工具和设计方法。该平台使用全新设计策略替代传统的线性设计流程，最小化布线时间和全芯片设计迭代的时间。平台还确保获得最高的QoS。他提供一个纳米布线器，能够根据性能和可制造性优化布线；超过5000万门的极大容量的一体化数据库；以及极高的效率。高度精确的硅虚拟原型技术能让你快速简单为很复杂、高性能的芯片在硅片上如何工作建立模型。该原型允许你探究修改和实现布局、布局规划、以及其他关键后端功能的效应，而使用物理设计工具只需要一小部分时间。
Incisive功能验证平台为大型复杂的芯片提供最快、最高效的验证手段。它为开放设计和验证标准还有模拟电路，混合信号集成电路验证提供内生支持。同一个平台提供按需加速、事务级支持、硬件描述语言分析（linting）、覆盖、调试与分析、以及测试生成。
Allegro系统互连平台能够跨集成电路、封装和PCB协同设计高性能互连。应用平台的协同设计方法，工程师可以迅速优化I/O缓冲器之间和跨集成电路、封装和PCB的系统互联。该方法能避免硬件返工并降低硬件成本和缩短设计周期。约束驱动的Allegro流程包括高级功能用于设计捕捉、信号完整性和物理实现。由于它还得到Cadence Encounter与Virtuoso平台的支持，Allegro协同设计方法使得高效的设计链协同成为现实。
同时，Cadence公司还提供设计方法学服务，帮助客户优化其设计流程；提供设计服务，协助客户进入新的市场领域。自1991年以来，该公司已连续在国际EDA市场中销售业绩稳居第一。目前Cadence的主要竞争对手有Synopsys，Mentor Graphics和Magma Design Automation。
一、Cadence原理图入门
1.新建工程
点击Design Entry CIS图标，选择OrCAD Capture。
新建工程File->New->Project。
设置工程名字和路径。
默认生成PAGE1
2.新建页
右键点击SCHEMATIC1->New Page，新建原理图页。
页面设置
修改原理图页大小
选择大小A、B、C、D、E或自定义大小。
查看页编码
PAGE1和PAGE2的页编码都是1。
页排序
将PAGE1和PAGE2的页编码进行重新排序。在test.dsn右击选择Annotate。
在下面对话框中选择红色下划线的部分。
3.导入原理图库或从其它工程拷贝
导入原理图库
在Library上右击选中Add File，选择原理图test.olb库文件。
从其它工程拷贝
在不导入原理图库的情况下，可以直接从其他工程拷贝原理图到新建工程。
4.画图
放置器件
在原理中点击P，选中CON4器件，分别在PAGE1和PAGE2放置。
连接器件
在原理图中点击w，开始连线。将引脚3与4 连接。点击Place->Power和Place->Ground如下图所示。
设置网络别名
点击p，出现下图所示对话框，将网络名称设置位SIGNAL，放在信号线上。网络编号相同的信号会连接在一起。
PAGE1和PAGE2中信号连接如下：
设置off-page connector
PAGE1和PAGE2中的信号如果要连接起来，需要设置off-page connector。
选择Place->off-page connector，添加符号，添加后如下图所示：
PAGE1
PAGE2
PAGE1的信号3.3V与PAGE2的信号3.3V连接到一起，SIGNAL和GND也连接到一起。
5.添加信号页码
当原理图内容比较多时，通过添加信号页码，可以快速找到信号在哪页原理图出现过，添加方法如下：Annotate中选择Add Intersheet References
出现对话框中，进行如下设置
加入信号页码后的原理图：
6.器件重新编号
当从其他原来拷贝器件时，器件标号时混乱的，需要对器件进行重新编号。重新编号分两步：1）Annotate中选择Reset part references to "?"2）Annotate中选择Incremental reference update。
二、从原理图到PCB
完成原理图设计后，需要进行如下步骤才能开始画PCB：原理图规制检测(DRC)；生成网表；新建PCB文件，设置封装路径；导入网表；设置原点和栅格；绘制PCB板框；将器件导入PCB。
1.原理图规制检测(DRC)
选中原理图文件，运行Tools->Design Rules Check
进行电气规制检查
勾选下面5个选项
2.生成网表
电气规制检查无误后生成网表，选中原理图，点击下图所示按钮。
网表在allegro文件夹中
3.新建PCB文件，设置封装路径
打开PCB软件
新建PCB文件，选择路径，设置PCB文件名称。
设置封装路径
Setup->User Preferences，设置padpath和psmpath。
4.导入网表
选择File-> Import->Logic，
选择Design entry CIS，在Import directory中选择刚才生成网络的路径，然后点击Improt Cadence，将网表导入。
查看导入状态
Display->Status
5.设置原点和栅格
点击Setup-> Design Parameter，如下图所示：
6.绘制PCB板框
绘制20x20mm的边框。在右侧Option中选择如下图所示：
菜单中选择Add->Line，然后在命令窗口中输入：
x 00
iy 200
ix 200
iy -200
ix -200
菜单中选择Place->Quickplace，在出现对话框中选择place。
导入完成后：
去除多余显示
器件导入后，显示非常混乱，需要做如下调整，打开Display->Color。
