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目前，半导体产业正在聚焦 3.5D 封装技术，寄希望将其作为先进封装的下一个最佳选择。3.5D 封装是一种混合封装的技术，包括堆叠逻辑小芯片并将它们分别键合到其他元件共享的基板。这种封装模式在提升性能的同时，巧妙规避了异构集成中的复杂问题。
目前，很多的芯片制造认为完全集成的 3D-IC 在性能上仍然是最佳选择，但集成所有组件至 3D 结构中，会使得物理效应处理，尤其是散热问题更加难以改善。同时工作负载变化可能导致动态热梯度，从而产生动态热梯度并将热量困在意想不到的地方，这反过来又会缩短芯片的使用寿命和可靠性。此外，随着技术节点的发展，功率和基板噪声问题，以及电磁干扰问题也日益突出。当然，市场首先采用高性能芯片，这些芯片产生大量热量，因此选择了配备大量风扇和散热器的昂贵冷却系统，以及硅中介层技术，这些技术虽然昂贵，但提供了高性能和优秀的热管理。此外，当需要更大的系统且无法将所有组件集成到单个芯片上时，3.5D 封装提供了额外的处理器核心和可能更高的产量。较小的芯片可以更经济地制造和测试，这是 Xilinx 在 2011 年推出的一个概念：使用 2.5D 平面配置，通过中介层连接四个 28nm FPGA。3.5D 封装是这些方法的集合，可以包括两到三个芯片的垂直堆叠，甚至是水平布置的多个堆叠。垂直堆叠受到限制，不仅因为散热，也因为性能原因。尽管已经讨论了多种材料来帮助解决这一限制，比如说金刚石和石墨烯但它仍然存在。因此，最有可能的组合是处理器堆叠在SRAM上，可以简化冷却系统。不同加工元件的高利用率产生的热量可以通过散热器或液体冷却来消除。使用一个或多个减薄的基板，信号将传播更短的距离，这反过来又使用更少的功率在处理器和内存之间来回移动数据。另外，SRAM 不一定必须与 processors advanced 节点位于同一节点，这也有助于提高产量和可靠性。在一次 Samsung Foundry 三星代工展示了其3.5D配置的路线图，包括未来几年内不同节点技术的芯片堆叠。![]()
图 ：三星的异构集成路线图，展示了堆叠式 DRAM （HBM）、小芯片和共封装光学器件。
Intel Foundry 英特尔代工的方法在很多方面都差不多，其3.5D技术是在带有硅桥的基板上实现的。采用的不是那种非常昂贵、低产量、多标线外形尺寸的硅，甚至不是 RDL。这种技术使用薄硅片以更具成本效益的方式实现芯片到芯片的连接，甚至是堆叠的芯片到芯片的连接，而无需在整体结构下放置一个巨大的单片中介层，这在成本和容量上都是禁止的。这种方法已经在实验室中得到验证。![]()
图 ：Intel 的 3.5D 模型。来源：英特尔其中创造了许多革因为薄化互连层，找出处理这些较薄互连层的方法，但对如何将它们键合在一起，还在努力解决中。同时，工艺中存在翘曲、裂纹或其他潜在缺陷的可能性，并且动态配置数据路径以最大化吞吐量是，也加大了这方面的挑战。但是在两到三个小芯片堆叠的热管理方面已经取得了显著进展。对于散热：除了设备本身和外部散热器，很多人还会增加沉浸式冷却或局部液体冷却。对于封装：另外是均热板的实现，增加了一个从设备本身到外部散热器的良好接口有了所有这些挑战，还需要针对不同的间距。例如，现在你看到45到40间距的大规模生产，这是一个典型的凸点解决方案。预计行业将转向25到20微米凸点间距。然后，为了进一步发展，需要混合键合，这是小于10微米间距。![]()
图 ：在 45m 间距上支持超过10万个 I/O混合键合解决了另一个棘手的问题，即成千上万个微凸点的共面性。人们开始意识到正在互连的密度需要一定水平的平整度，这对于传统键合工艺来说是一个挑战。这使得制造变得困难，需要考虑其他解决方案。即使最新的3.5D封装，管理热量仍然是一个挑战，但能够将热效应与其他组件隔离可能是今天可用的最佳选择，可能也是未来很长一段时间的最佳选择。当然，还有其他问题需要应对解决。即使是 2.5D 也不容易，大部分 2.5D 实现都是由财力雄厚的大型系统公司定制设计的，所以得有钱！关闭定时的目的是使信号在正确的时间到达正确的地点。随着更多的元素被添加到芯片中，这变得更加困难，特别是在 3.5D 或 3D-IC 中，将变得难以置信的复杂。在我们的设计过程中，时序的准确性至关重要。由于不同温度下可能需要不同的库文件进行时序分析，因此必须进行充分的热和IR（红外）感知定时工作。在物理组装这些设备方面，其实也不容易。它需要解决是的实际上是所有这些具有不同厚度和不同热膨胀系数的不同芯片的热、电气和机械连接。根据对速度的需求，互连和互连材料可能会变化。混合键合在信号和功率密度方面提供了迄今为止最好的性能，并且由于没有在芯片之间放置底部填充物，它还提供了最好的热导率。混合键合多年来一直用于图像传感器，使用晶圆对晶圆连接。棘手的部分是进入逻辑空间，你从晶圆对晶圆转移到晶圆对芯片的过程，将更加复杂。虽然这可能会带来更高的成本，但这是一个暂时的问题，因为没有多少安装基础来支持它并降低成本。真的没有昂贵的材料或设备成本。所有这些正朝着目标发展，即选择小芯片，然后迅速将它们连接成某种已经证明可以工作的架构。我们也看到了许多 2.5D 客户能够保护硅中介层，一些客户希望将他们的小芯片放在中介层上，然后将整个模块放置在倒装芯片基板封装上。也有一些客户说他们要么不想使用硅中介层，要么无法保护它们。他们考虑/审查 RDL 互连与 S-SWIFT 或 S-Connect，后者在非常密集的区域充当中介层。在半导体封装技术领域，3.5D封装正逐渐成为一个重要的发展方向。
尽管不同的组件可能在高度上存在差异，例如高带宽存储器（HBM）比传统的集成电路（IC）要高，且HBM内部可以堆叠多达12或16个IC，但整个行业都在朝着3.5D封装技术迈进。这种技术不仅在共面性和热管理方面提出了新的挑战，还要求供应商处理比标准封装数据库大得多的数据集。
为了应对这些挑战，行业正在探索桥接器、S-Connect、SWIFT以及S-SWIFT等新技术，尽管这要求软件供应商积极寻找解决方案，并且需要大量的交互式路由工作。
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图 ：封装ROADMAP，分别显示了模块和小芯片的桥接和混合键合连接。来源：Amkor Technology
上面的 Amkor Technology 的封装路线图展示了模块和小芯片的桥接和混合键合连接的未来方向。3.5D 技术面临的主要挑战是确保可靠性和可定制性，这两者的需求在某种程度上是矛盾的，并且超出了任何单一公司的控制范围。为了实现这一目标，需要重点关注四个主要方面。
首先，电子设计自动化（EDA）是关键，它要求 IC 设计人员同时考虑热管理、信号完整性和电源完整性等多个因素。这需要传统封装人员和IC设计人员紧密合作，共同推动 3.5D 设计的成功。这一过程中需要生成和分析大量数据，而人工智能（AI）将在帮助设计师和系统设计团队管理3.5D设计的复杂性方面发挥重要作用。
其次，工艺/装配设计套件是实现 3.5D 封装的另一个关键组成部分，可能需要代工厂和外包半导体封装测试（OSAT）公司之间的合作。例如，如果客户需要用于 2.5D 封装的硅中介层，那么制造中介层的代工厂将提供工艺设计套件（PDK），而 OSAT 则提供其他先进技术的 PDK 。
第三，设定现实的参数对于确保 3.5D 封装的成功至关重要。虽然某些处理元件和模拟功能可能会发生变化，但大多数组件将保持不变。这决定了哪些内容可以预先构建和测试，以及组装的速度和便捷性。
最后，确保流程的一致性对于 3.5D 封装的成功至关重要。尽管工具和流程本身不需要改变，但客户对特定工具的预期结果有一个明确的目标。通过实时优化工具的配方，可以确保结果保持在可接受的范围内。
在 3.5D 系统中，可接受的输出标准仍在定义中，这要求对不同公差的过程有广泛的了解，并找到需要调整的潜在弱点。随着密度的增加，铜柱尺寸的减小，对铜柱和基板之间空间量的控制变得至关重要。这可能会引发制造过程中的冲突，尤其是当涉及到基板的平坦性时。
因为许多基板技术本质上并不是平坦的。玻璃也是同样的问题。你有一块非常漂亮的平板玻璃。你要做的第一件事是放下一层金属，然后你要给它建模。然后你放下一层电介质，突然间，导体所在的位置出现了一个肿块。
现在，把接触点放在哪里？我们得始终得有一个计划，它将成为所有支柱的接触点。但是，如果我只需要一层，而不需要三层呢？
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