继台积电暂停向中国大陆AI/GPU客户供应所有7nm及更先进工艺的芯片后，三星同样受到美国禁令限制供应大陆7nm芯片。
有意思的是三星在7nm、4nm、3nm很大一部分订单正是来源于中国的芯片设计公司。尤为值得一提的是，三星目前第一代3纳米制程（良率约为60%）的唯一大客户正是一家中国的加密货币ASIC芯片厂商。原本就缺乏欧美大客户支撑的三星也将收到打击。
而台积电会对7nm以下先进工艺、与AI、HBM和CoWOS封装相关的芯片进行限制，传具体限制考虑如下：
1）台积电会对晶体管数量大于300亿晶体管的芯片进行限制；
2）台积电会对7nm以下先进工艺进行限制
3）与AI、HBM和CoWOS封装相关的芯片进行限制；
4）对芯片的Die面积做了严格指引。
当然也可可能是台积电迫于美国压力，加上白手套事件的影响采取措施。之前传出H家产品出现台积电代工晶片，疑似绕道向台积电下单，被台积电发现后向美国商务部通报，有业内人士爆料，对方高达百亿新台币的预付全额代工款项，恐因此被台积电没收。
实际上，尽管中美之间的紧张关系加剧，自今年第一季度以来，中国大陆的AI芯片设计公司正在扩大台积电7纳米工艺的芯片订单。
中国大陆AI HPC（高性能计算）芯片供应商并未被列入出口禁令名单，至少有数十家公司正在继续投资，其中T-Head（阿里平头哥）和Sanechips（深圳中兴微电子）自今年第一季度以来就扩大了对台积电7nm芯片的订单。
台积电也宣布，将重新接受来自内地企业的7nm芯片订单。阿里巴巴、中兴微电子等企业，将成为台积电对内地放开7nm芯片工艺后的“首批”客户，台积电拿下了大量中国大陆AI公司的芯片代工订单，主要涉及7nm。台积电的7nm工艺产能利用率由于大量接收中企7nm芯片订单而得到显著提升，从不足70%提升至80%以上。
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最近学员纷纷咨询小编offer选择的问题，看到大家通过景芯培训提升后拿到心仪的offer了，非常开心，祝贺大家都拿到心仪offer了！
另外，小编的一个景芯VIP学员，成都某985，硕士7年经验，之前通过景芯培训提升后拿到心仪的offer了，这3个offer我看了都眼红！上次发起了投票，今天公布下结果。先来看下三个offer情况：
1、 某GPU公司，月薪5.8w，年终4个月合计23.2万，年薪92.8万，岗位是SoC前端设计，公积金12%；
2、多媒体SOC厂商JC，月薪6.5w，年终奖2个月合计13万，年薪91万，岗位是SoC芯片设计工程师，公积金12%；
3、 国企X微电子，月薪5.5W，年终奖4个月合计22万，年薪88万，担任数字ic设计工程师，主要从事SOC芯片设计，公积金10%
这里补充发布上次大家的投票结果公布：
从结果可以看出，市场行情不好，大家都看好国企军工的稳定性了，GPU仍然是技术首选，虽然GPU公司都在厮杀，但是仍有前景，但是IPC SOC反而得票最低，内卷同时没有太大增量市场。
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景芯训练营有同学问如何给IO添加PAD？请思考景芯SoC的IO和PAD如何实现最佳？
SoC训练营VIP学员问为何低功耗cell没有插入网表？
虽然提问题是值得鼓励的，但是我们在遇到问题时，还是先主动思考，主动解决问题，实在解决不了我们再求助，这样成长更快。
首先，小编拿到这问题，就打开log，查看log是一种IC设计美德！发现EDA工具吃进UPF文件后，报了warning如下，用到了很多ff库。
上图报错UPF指定电压是0.99V，而CELL是1.20V，电压不匹配，导致逻辑综合出来的网表没有插入MV CELL。注意，综合时，我们用的ss库，怎么会是ff库呢？打开约束脚本发现如下bug：
于是，更改约束，将ff换成ss即可。再次run一下，结果就出来了：
低功耗设计部分，设计里面我会留一点小bug在里面 非常简单，我不会公布答案，大家一定要多思考、多动手跑跑，这样才学的深刻。
培训学员请注意，景芯SoC用always on的power domain电压域的pwrdown_mux信号作为power switch cell的switch控制信号，但是设计里面有个小问题，不太算bug的bug，但对upf低功耗flow而言，毫无疑问就是bug!
培训学员请登陆服务器追踪一下pwrdown信号，注意其负载情况，RTL代码如下：
结合PR输出的netlist, 我们做个clp低功耗检查，脚本参见服务器。可以发现，clp报错说power switch的switch控制信号找不到。
不得不说，clp检查对低功耗而言多么重要，对芯片设计而言多重要！景芯SoC的价值就在把芯片设计全流程的这些细小的知识点，全部串接起来！犹豫啥？抓紧报名加入吧！
在芯片设计中端流程时，景芯SoC会插入UPF约束中的isolation等cell，但是无法插入power switch等cell,因此，作为power switch cell的控制信号pwrdown_mux在没有负载的情况下，会被裁员掉（优化掉），因此需要设置上面MUX器件为dont_touch或者使pwrdown_mux成为module的port并禁止auto_ungroup（并设置no_boundary_optimization），这样这个信号才能保留给后端，供后端实现power switch控制。请学员完成代码修改，基于全套flow环境完成如下任务：
lint检查、前端仿真，
完成中端、后端flow，
完成clp检查, 完成后仿真
景芯训练营有同学问，同样的floorplan，有些同学很快跑完，有些同学则遇到大量DRC问题（EDA工具不停iteration）导致工具始终无法跑完，具体什么问题呢？
首先，小编发现该同学的stripe把TM2定义为了horizontal，而熟悉景芯工艺的同学知道，TM2的preference direction是VERTICAL。
查询景芯的lef库文件也可以确认：
用错方向有多大影响呢？大家上景芯SoC的后端flow实践一下吧，实践出真知。
景芯训练营有同学问，为啥PR花了一天一夜24个小时完成布线还大量DRC错误？小编已经将设计规模尽可能减小以加速PR设计，实际上2小时就可以跑完routing，为何这么慢？原因就是低功耗单元的走线。具体原因及解决办法欢迎加入景芯训练营讨论。
其错误主要集中在M4上，请思考如何解决。
景芯训练营有同学问，power switch cell的secondPG pin(VDDG)从M1接出的，而不是M2, 请思考有什么问题？如何解决？
景芯训练营有同学问，景芯SoC培训营同学遇到Corner Pad LVS不过怎么处理？
完成景芯SoC培训的前端设计仿真、DFT后，我们来到后端flow，本教程教你一键式跑完数字后端flow。
生成脚本命令如下：
tclsh ./SCRIPTS/gen_flow.tcl -m flat all
生成flow脚本之前需要配置setup.tcl等相关参数，具体参见【全网唯一】【全栈芯片工程师】提供自研的景芯SoC前端工程、DFT工程、后端工程，带你从算法、前端、DFT到后端全流程参与SoC项目设计。
景芯SoC训练营的同学问，为何innovus读取做好的floorplan def文件报Error? 首先看log:
Reading floorplan file - ./data_in/DIGITAL_TOP.def (mem = 1595.0M).
#% Begin Load floorplan data ... (date=10/23 22:38:01, mem=1579.3M)
**ERROR: (IMPFP-710): File version unknown is too old.
以前EDI的时期，我们可以通过定义fp_file的方式来加载floorplan：
set vars(fp_file) "./data_in/DIGITAL_TOP.def"
但是现在innovus升级并放弃了fp_file的加载方式，当然也可以用老版本的EDI9.1及以前版本来加入fp_file，然后转存为新版本，这方式明显没有必要。正如下log提示所说，检查log是非常好的工程师习惯。
Input floorplan file is too old and is not supported in EDI 10.1 and newer.
You can use EDI 9.1 and before to read it in, then save again to create new version.
小编的直觉告诉我，先去看看同学保存的def文件是哪个def版本?
同学保存方式如下：
那么请问如何解决？请大家加入景芯训练营实践。
景芯SoC用了很多异步FIFO，关注异步RTL实现的同学，可以抓取异步FIFO出来看一下版图连线：
查看下所有异步FIFO cell的面积；
dbget [dbget top.insts.pstatus unplaced -p].area
查下所有异步FIFO的cell的名字：
dbget [dbget top.insts.pstatus unplaced -p].name
那么怎么抓出异步路径来观察版图走线呢？如何让report_timing呢？更多内容参见知识星球和SoC训练营。
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