最近学员纷纷咨询小编offer选择的问题，看到大家通过景芯培训提升后拿到心仪的offer了，非常开心，祝贺大家都拿到心仪offer了！
另外，小编的一个景芯VIP学员，成都某985，硕士7年经验，之前通过景芯培训提升后拿到心仪的offer了，这3个offer我看了都眼红！上次发起了投票，今天公布下结果。先来看下三个offer情况：
1、 某GPU公司，月薪5.8w，年终4个月合计23.2万，年薪92.8万，岗位是SoC前端设计，公积金12%；
2、多媒体SOC厂商JC，月薪6.5w，年终奖2个月合计13万，年薪91万，岗位是SoC芯片设计工程师，公积金12%；
3、 国企X微电子，月薪5.5W，年终奖4个月合计22万，年薪88万，担任数字ic设计工程师，主要从事SOC芯片设计，公积金10%
这里补充发布上次大家的投票结果公布：
从结果可以看出，市场行情不好，大家都看好国企军工的稳定性了，GPU仍然是技术首选，虽然GPU公司都在厮杀，但是仍有前景，但是IPC SOC反而得票最低，内卷同时没有太大增量市场。
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高速接口的Verilog设计实现 从图像算法到RTL设计实现 MIPI、ISP的Verilog实现与仿真 Lint、CDC检查及UVM验证 SoC子系统的C驱动仿真 后仿真
SoC子系统级的UVM环境搭建 SoC子系统级的UVC环境搭建 SoC子系统级的VIP环境搭建 SoC子系统的DMA SRAM UVM联合验证 SoC子系统的UART UVC验证 SoC子系统的长包、短包、超长包、毛刺包、包头/包尾错误UVM验证
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DFT设计(芯片级) Synthesis逻辑综合(芯片级） 低功耗UPF设计、CLP技术 formal验证等技术
(四)SoC后端课程，您将学会
低功耗设计
布局布线(低功耗FF flow) StarRC/QRC STA/Tempus 功耗分析 DRC/LVS设计
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景芯SoC训练营图像处理的数据通路：
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数字电路中经典设计：多条通信数据Lane Merging设计实现
数字电路中经典设计：多条通信数据Lane Distribution实现
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小编去看了glassdoor的工资：
1-3经经验的ASIC Engineer的工资报价有212K美刀，20万美刀。
7-9年经验的ASIC Engineer的工资报价有311K美刀，30万美刀。
当然具体薪资也是看每个候选人的水平以及岗位匹配度。
学历、项目经验都是非常重要的，期待着景芯战友们的更多捷报！走出国门，世界更精彩！景芯SoC项目的正能量之大，小编自己都很震撼，小编一定持续打磨，让景芯战友们一起成功！
景芯SoC UPF低功耗设计
全芯片UPF低功耗设计(含DFT设计)
景芯SoC训练营培训项目，低功耗设计前，功耗为27.9mW。
低功耗设计后，功耗为0.285mW，功耗降低98.9%！
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低功耗检查：
芯片的版图设计V1.0
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低功耗设计的DRC/LVS，芯片顶层的LVS实践价值极高，具有挑战性！业界独一无二的经验分享。
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dpc - 坏点校正
blc - 黑电平校正
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demosaic - 去马赛克
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ccm - 色彩校正矩阵
csc - 色彩空间转换 (基于整数优化的RGB2YUV转换公式)
gamma - Gamma校正 (对亮度基于查表的Gamma校正)
ee - 边缘增强
stat_ae - 自动曝光统计
stat_awb - 自动白平衡统计
CNN图像识别
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仿真结果：仿真识别上图7、2、1、0、4、1、4、9
景芯SoC 3.0 ISP：
景芯SoC V3.0 DFT方案：
如果您和小编一样渴求进步，想掌握芯片设计全流程，欢迎加入小编知识星球，疯狂成长，一起进步！早日成为芯片大佬！
景芯学员们，小编十分感谢你们对景芯的肯定、信任和支持，你们的鼓励让小编十分感激，小编一定更努力精心打磨景芯SoC实战课，我承诺，一定要做到零差评，让大家无论资深还是资浅都能从景芯训练营获得成长！
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SoC一键式执行flow
MIPI DPHY+CSI2解码
数字电路中经典设计：多条通信数据Lane Merging设计实现
数字电路中经典设计：多条通信数据Lane Distribution实现
UPF低功耗设计
全芯片UPF低功耗设计(含DFT设计)
景芯SoC训练营培训项目，低功耗设计前，功耗为27.9mW。
低功耗设计后，功耗为0.285mW，功耗降低98.9%！
电压降检查：
低功耗检查：
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丰富的教程文档
景芯训练营有同学问如何给IO添加PAD？请思考景芯SoC的IO和PAD如何实现最佳？
SoC训练营VIP学员问为何低功耗cell没有插入网表？
虽然提问题是值得鼓励的，但是我们在遇到问题时，还是先主动思考，主动解决问题，实在解决不了我们再求助，这样成长更快。
首先，小编拿到这问题，就打开log，查看log是一种IC设计美德！发现EDA工具吃进UPF文件后，报了warning如下，用到了很多ff库。
上图报错UPF指定电压是0.99V，而CELL是1.20V，电压不匹配，导致逻辑综合出来的网表没有插入MV CELL。注意，综合时，我们用的ss库，怎么会是ff库呢？打开约束脚本发现如下bug：
于是，更改约束，将ff换成ss即可。再次run一下，结果就出来了：
低功耗设计部分，设计里面我会留一点小bug在里面 非常简单，我不会公布答案，大家一定要多思考、多动手跑跑，这样才学的深刻。
培训学员请注意，景芯SoC用always on的power domain电压域的pwrdown_mux信号作为power switch cell的switch控制信号，但是设计里面有个小问题，不太算bug的bug，但对upf低功耗flow而言，毫无疑问就是bug!
培训学员请登陆服务器追踪一下pwrdown信号，注意其负载情况，RTL代码如下：
结合PR输出的netlist, 我们做个clp低功耗检查，脚本参见服务器。可以发现，clp报错说power switch的switch控制信号找不到。
不得不说，clp检查对低功耗而言多么重要，对芯片设计而言多重要！景芯SoC的价值就在把芯片设计全流程的这些细小的知识点，全部串接起来！犹豫啥？抓紧报名加入吧！
在芯片设计中端流程时，景芯SoC会插入UPF约束中的isolation等cell，但是无法插入power switch等cell,因此，作为power switch cell的控制信号pwrdown_mux在没有负载的情况下，会被裁员掉（优化掉），因此需要设置上面MUX器件为dont_touch或者使pwrdown_mux成为module的port并禁止auto_ungroup（并设置no_boundary_optimization），这样这个信号才能保留给后端，供后端实现power switch控制。请学员完成代码修改，基于全套flow环境完成如下任务：
lint检查、前端仿真，
完成中端、后端flow，
完成clp检查, 完成后仿真
景芯训练营有同学问，同样的floorplan，有些同学很快跑完，有些同学则遇到大量DRC问题（EDA工具不停iteration）导致工具始终无法跑完，具体什么问题呢？
首先，小编发现该同学的stripe把TM2定义为了horizontal，而熟悉景芯工艺的同学知道，TM2的preference direction是VERTICAL。
查询景芯的lef库文件也可以确认：
用错方向有多大影响呢？大家上景芯SoC的后端flow实践一下吧，实践出真知。
景芯训练营有同学问，为啥PR花了一天一夜24个小时完成布线还大量DRC错误？小编已经将设计规模尽可能减小以加速PR设计，实际上2小时就可以跑完routing，为何这么慢？原因就是低功耗单元的走线。具体原因及解决办法欢迎加入景芯训练营讨论。
其错误主要集中在M4上，请思考如何解决。
景芯训练营有同学问，power switch cell的secondPG pin(VDDG)从M1接出的，而不是M2, 请思考有什么问题？如何解决？
景芯训练营有同学问，景芯SoC培训营同学遇到Corner Pad LVS不过怎么处理？
完成景芯SoC培训的前端设计仿真、DFT后，我们来到后端flow，本教程教你一键式跑完数字后端flow。
生成脚本命令如下：
tclsh ./SCRIPTS/gen_flow.tcl -m flat all
生成flow脚本之前需要配置setup.tcl等相关参数，具体参见【全网唯一】【全栈芯片工程师】提供自研的景芯SoC前端工程、DFT工程、后端工程，带你从算法、前端、DFT到后端全流程参与SoC项目设计。
景芯SoC训练营的同学问，为何innovus读取做好的floorplan def文件报Error? 首先看log:
Reading floorplan file - ./data_in/DIGITAL_TOP.def (mem = 1595.0M).
#% Begin Load floorplan data ... (date=10/23 22:38:01, mem=1579.3M)
**ERROR: (IMPFP-710): File version unknown is too old.
以前EDI的时期，我们可以通过定义fp_file的方式来加载floorplan：
set vars(fp_file) "./data_in/DIGITAL_TOP.def"
但是现在innovus升级并放弃了fp_file的加载方式，当然也可以用老版本的EDI9.1及以前版本来加入fp_file，然后转存为新版本，这方式明显没有必要。正如下log提示所说，检查log是非常好的工程师习惯。
Input floorplan file is too old and is not supported in EDI 10.1 and newer.
You can use EDI 9.1 and before to read it in, then save again to create new version.
小编的直觉告诉我，先去看看同学保存的def文件是哪个def版本?
同学保存方式如下：
那么请问如何解决？请大家加入景芯训练营实践。
景芯SoC用了很多异步FIFO，关注异步RTL实现的同学，可以抓取异步FIFO出来看一下版图连线：
查看下所有异步FIFO cell的面积；
dbget [dbget top.insts.pstatus unplaced -p].area
查下所有异步FIFO的cell的名字：
dbget [dbget top.insts.pstatus unplaced -p].name
那么怎么抓出异步路径来观察版图走线呢？如何让report_timing呢？更多内容参见知识星球和SoC训练营。
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欢迎加入SoC MCU全流程设计交流群，先加我微信，验证岗位后进群！
SoC MCU全流程设计交流群4
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欢迎加入CMOS图像传感器+ISP交流群，先加我微信，验证岗位后进群！
CMOS图像传感器+ISP交流群2
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“2.5GHz频率 hierarchy UPF DVFS低功耗CPU后端培训”
2.5GHz 景芯12nm CPU hierarchy upf DVFS 后端实战训练营！
项目手把手一对一辅导！随到随学！
课程采用hierarchy/partition flow，先完成单核cpu实战，然后完成CPU TOP实战！训练营简介：
Instance：315万
Gate count：2600万
Frequency: 2.5GHz
Power domain：7个，hierarchy UPF设计
EDA工具有VCS/Fusion Compiler/VCLP
EDA工具有innovus/Starrc/PT/Voltus/formality/LEC/Calibre
EDA工具有Redhawk-sc全网首发python版
授课形式：视频+文档+上机实践，真实项目flow，一对一答疑！
ICer加班太多，项目采用视频模式，随到随学！
景芯12nm CPU后端训练营您将掌握以下知识：
掌握hierarchy UPF文件编写，掌握Flatten UPF文件编写、UPF验证。本项目采用hierarchy UPF方式划分了7个power domain、voltage domain。
掌握power switch cell，包括SWITCH TRICKLE、SWITCH HAMMER。掌握低功耗cell的用法，选择合适的isolation cell、level shifter等低功耗cell。
掌握Power gating，Clock gating设计技术。
掌握Multi-VT设计技术，本项目时钟树都是ULVT，动态功耗小，skew小。
掌握DVFS技术，ss0p9 2.5GHz、ss0p72 2.0GHz,，其中sram不支持ss0p63。要做ss0p63的话，给sram vddm单独一个0p7v的电源即可。
掌握multibit cell的用法，本项目CPU里面的mb高达95%，选择合适的multibit cell得到超高的CPU利用率。INNOVUS里面一般不做mb的merge和split。所以前后一样的，一般综合做multibit的merge split。
根据TOP Floorplan DEF进行CPU子系统的partition以及pin assignment。
Top的Power stripe的规划及其push down。
SpecifyBlackBox，将CPU core镜像partition。
手动manual cut the BlackBox的方法，掌握复杂的floorplan设计方法经验。
VerifyPowerDomain，检查低功耗划分以及UPF的正确性。
Pin assignment，根据timing的需求进行合理的pin脚排布，并解决congestion问题。
掌握Timing budget。
掌握利用Mixplace实战CPU的自动floorplan，掌握AI的floorplan方法学。
掌握Fusion compiler DCG，利用fusion compiler来完成DCG综合，进一步优化timing与congestion。
掌握hierarchy ICG的设计方法学，实战关键ICG的设置与否对timing的重大影响。
掌握Stapling技术，实战power switch cell的布局和特殊走线的方法学，掌握CPU子系统的powerplan规划及实现，保证CPU子系统和顶层PG的alignment。
掌握CPU子系统和TOP的时序接口优化。掌握TOP isolation cell的placement以及isolation cell input电学特性检查。
掌握TOP和CPU子系统的clock tree Balance优化处理，common clock path处理。时钟树结构trace和时钟树评价。
CPU子系统的DRC/LVS检查
TOP系统的DRC/LVS检查
Hierarchy & Flatten LVS检查原理及实现方法
静态时序分析&IR-Drop
DMSA flow
根据Foundry的SOD（signoff doc）的Timing signoff标准建立PT环境。
Star RC寄生抽取及相关项检查
Timing exception分析，包括set_false_path、set_multicyle_path解析。
PT timing signoff的Hierarchical和Flatten Timing检查
PT和PR timing的差异分析、Dummy insertion和with dummy的Timing分析
IR-Drop分析
Flow：Partition Flow
时钟结构分析：
复位结构分析：
12nm 2.5GHz的CPU实战训练营需要特别设置Latency，TOP结构如下，参加过景芯SoC全流程训练营的同学都知道CRG部分我们会手动例化ICG来控制时钟，具体实现参见40nm景芯SoC全流程训练项目，本文介绍下12nm 2.5GHz的CPU实战训练营的Latency背景，欢迎加入实战。
时钟传播延迟Latency，通常也被称为插入延迟（insertion delay）。它可以分为两个部分，时钟源插入延迟（source latency）和时钟网络延迟（Network latency)。
大部分训练营同学表示平时都直接将Latency设置为0了，那latency值有什么用呢？其实这相当于一个target值，CTS的engine会根据你设置的latency值来插入buffer来实现你的latency target值。
下图分为1st Level ICG和2nd Level ICG，请问这些ICG为什么要分为两层？
请问，为什么不全部把Latency设置为0？2nd Level ICG的latency应该设置为多少呢？
latency大小直接影响clock skew的计算。时钟树是以平衡为目的，假设对一个root和sink设置了400ps的latency值，那么对另外的sink而言，就算没有给定latency值，CTS为了得到较小的skew，也会将另外的sink做成400ps的latency。请问，为何要做短时钟树？因为过大的latency值会受到OCV和PVT等因素的影响较大，并有time derate的存在。
分享个例子，比如，CPU低功耗设计，DBG domain的isolation为何用VDDS_maia_noncpu供电而不是TOP的VDD？
答：因为dbg的上一级是noncpu，noncpu下面分成dbg和两个tbnk。
再分享个例子，比如，CPU低功耗设计，这个switch cell是双开关吗？答：不是，之所以分trickle和hammer，是为了解决hash current大电流，先开trickle，然后再开hammer。
再分享个例子，比如，CPU课程的低功耗例子：请问，如果iso cell输出都要放parent，输入放self，那么下面-applies_to_outputs对应的-location为何是self?
答：这个需要了解CPU的内部设计架构，tbnk掉电 VDDS_maia_noncpu也必然掉电，pst如下，所以-applies_to_outputs对应的-location是可以的，那么注意下debug domain呢？
实际上，没有tbnk到debug domain的信号，因此脚本如下：
再分享个例子，比如，CPU课程的低功耗例子：为何non_cpu的SRAM的VDD VDDM都接的可关闭电源？SRAM的VDD VDDM分别是常开和retention电源吧？
答：本来是VDDM作为retention电源设计的，VDD关掉后 VDDM可以供电作为retention使用，但是此处没有去做memory的双电源，sram当成单电源使用，不然sram无法彻底断电。
再分享个例子，比如，CPU课程有学员的单核CPU core LVS通过, 但是CPU顶层LVS比对不过，我们来定位一下。
以FE_OFN4326_cfgend_cpu1_o为例，点击下图FE_OFN4326_cfgend_cpu1_o：
找到calibredrv错误坐标：（1949,139）
对应到innovus去看坐标：（1949,139）
看到单核cpu的pin脚过于密集，造成顶层连接pin脚时候会无法绕线，从而导致innovus从单核cpu上面走线，形成short。尽管单核cpu带了blockage，但是invs没有足够的连接pin的routing resource，也就只能在单核cpu上面去try了。
修改办法很简单，具体操作option参见知识星球。
保存db，重新LVS，比对通过。
A7单核：
Gates=240291 Cells=118421
12nm CPU TOP单核：
Gates=3125649 Cells=1207766
A7单核：
12nm CPU TOP单核：
Area=486100.9 um^2
12nm CPU TOP处理器Partition Flow：
A7处理器：
12nm CPU TOP项目好评：
先说结论：
课程内容非常全面，讲解到位，会有专门的工程师一对一答疑，整个项目跑下来提升非常大，绝对物超所值！
一些细节：
本人微电子专业研一在读，有过两次简单的数字芯片流片经历，出于学习和科研需要，报名了景芯的12nm CPU TOP UPF DVFS后端课程。
整个项目基于innovus实现，主要包括芯片partition、maia_cpu的PR和MAIA顶层的PR三个阶段。在每个阶段PR结束之后，对maia_cpu ip核/MAIA顶层进行Calibre DRC, LVS检查，StarRC抽参，pt抽参，lc生成lib文件，使用xtop/pt进行timing eco修复setup/hold违例，LEC逻辑等价性检查，VCLP低功耗设计静态检查，voltus功耗和压降评估，redhawk功耗和IR Drop分析等等。个人觉得课程的设置真的非常全面，涵盖了芯片后端物理实现直到tapout的全流程，本人在跑这套后端flow的过程中也了解到很多非常实用的后端EDA工具和功耗/时序的分析/修复方法。
项目整体流程和部分文档
在partition阶段，进行初步的floorplan，划分电压域，并实现顶层的电源网络。如下图所示，整颗芯片包含两颗cpu核，若干L2 $，一些常开模块和PMU模块等等。整颗芯片共划分了6个电压域。（顺便提一句，我觉得整个项目唯一美中不足的地方是顶层芯片没加PAD，景芯的另一个soc项目有加PAD的流程）
MAIA before partition
MAIA partition
maia_cpu阶段实现单颗cpu的PR，这部分流程就比较常规了，首先导入之前partition好的maia_cpu部分的def，随后进行单颗maia_cpu的floorplan、摆放powerswitch和各种tapcell, endcap、电源网络设计、摆放标准单元、时钟树综合、二级电源连线、信号布线、各种check和verify、release等。但是！让我眼前一亮的有两点，一个是12nm的电源网络的via pillar处理方式，另一个是ICG单元的特殊处理和整个时钟网络的balance，还是学到不少新东西的。
maia_cpu floorplan
via pillar
overview of ICGs
完成maia_cpu后，我先进行starRC、pt抽参，随后使用xtop优化setup和hold，并再次打开innovus使用xtop生成的脚本自动进行eco修复timing。确认时序没有违例后，使用Calibre进行DRC、LVS检查，不出所料有很多DRC违例，LVS不通过。但是！！！景芯的一对一辅导真的很靠谱，有几个较难的DRC和LVS问题，工程师会一步步帮忙找bug并进行eco，整个过程非常专业并且工程师真的非常非常有耐心。最后如愿DRC和LVS clean。
DRC/LVS results
对maia_cpu进行一系列LEC检查和功耗、压降检查后，就可以进行最后一步MAIA顶层的布局布线了。依次读入各种lib和lef文件、maia_cpu的def和partition阶段产生的MAIA顶层的def，随后与maia_cpu相同，进行floorplan、电源网络、时钟树综合等等，不再赘述。
MAIA after CTS
整体来说我觉得这个项目是非常完善的，DRC、LVS、时序、功耗、压降等各种检查都有涉及；同时项目也非常有难度，不仅芯片规模大，制程先进(12nm)，还涉及很多UPF的相关内容。景芯课程视频和实践相结合的授课方式也非常有效，课程的课程视频会大量讲解一些原理性的内容，比如MCMM、UPF的一些基本概念和环境配置、时钟树的基本理论和该项目的时钟树结构的设计方法、顶层模块的时序约束、POCV/SOCV时序报告解读等等，而上机实践的部分则需要自己动手跑脚本，发现bug并尝试解决，锻炼工程能力。此外，我觉得课程很贴心的一点是，上机实践的部分在关键步骤都准备了golden结果，如果当下bug不能立即解决可以先跳过，使用提供的golden先体验一下整个后端流程，回过头再来解决一些细节问题。跑完整个项目真的感觉收获满满，在理论和实践上都有很大提升，但是感觉依然有很多内容没有完全掌握，整个flow中的很多细节都没注意到，很多工具也只是马马虎虎跑了个脚本。
最后！我觉得这个课程最值的一点就是有专门的工程师全程答疑，工程师回消息特别快，解决方案也很细致，除了解决一些具体的bug之外，有时候还会讲解一些原理性的内容，分享一些工程经验等等，真的能学到很多除脚本之外的东西！非常推荐！
（另外: 我觉得12nm CPU TOP整体难度有点大，如果是新手的话建议先报景芯的soc后端实践课，再来尝试12nm CPU TOP的进阶课程）
