徐罕 朱亚军 戴飞虎 高娜燕 吉勇 王成迁

（中国电子科技集团公司第五十八研究所 厦门大学电子科学与技术学院）

摘要：

随着电子产品需求的不断提升，半导体封装技术的发展已经从2D 结构发展到2.5D 乃至3D结构，这对包括高密度集成和异质结构封装在内的系统级封装（System in Packaging， SiP） 提出了更高的要求。以当下热门的晶圆级封装为切入点，重点阐述并总结目前在晶圆级封装结构中出现的3 种垂直互连结构：硅通孔（Through Silicon Via， TSV)、塑封通孔(Through Molding Via，TMV)、玻璃通孔(Through Glass Via，TGV)。这3 种垂直互连结构也是业内公认的推进三维集成封装的关键技术。从3 种垂直互连结构的发展历史、工艺方法和应用领域等多个方面进行提炼总结，明确垂直互连结构的现状能力及未来挑战，为晶圆级三维集成封装技术开发和探索提供参考。

1 引言

封装技术诞生以来伴随着科技的不断创新，到目前为止已经经历了4 个阶段： 20 世纪70 年代，以插装型的封装技术形式为主；20 世纪80 年代，主要以微电子封装技术表面贴装技术为主流；20 世纪90 年代，随着集成电路技术的不断进步，封装技术主要是以面阵列的方式向小型化和低功率方向发展；进入21 世纪后，封装技术进入了快速发展时期，迎来了堆叠式封装技术时代，封装概念从原本的单一器件封装演变成了系统级封装。

21 世纪初，晶圆级封装技术实体问世，起初晶圆级封装依靠其封装尺寸小型化、低成本和高性能的优势在市场应用中获得认可，但随着用户需求的不断提升，移动设备向高集成化、轻量化以及智能化的趋势发展，对先进封装提出了更高的要求。2010 年之后，封装技术有了质的突破，在封装体的纵向和横向上取得显著成效，出现了扇出型封装、多芯片异构集成封装、三维异质集成封装以及将所有封装形式和结构融合于一体的系统级封装。

作为上下互连的中介层结构，垂直互连结构对三维封装集成能力以及实现系统整合具有不可替代的作用，其中硅通孔（Through Silicon Via，TSV)、塑封通孔(Through Molding Via，TMV) 和玻璃通孔(Through Glass Via，TGV)互连结构在近些年的先进封装领域中是最为普遍的结构，通过垂直互连提高了封装体的高密度互连能力，使得集成度更高、传输速率更快、寄生干扰更小、高频特性更优越。本文从3 种垂直互连结构的发展历史、工艺方法和应用领域等多个方面进行阐述，系统总结3 种垂直互连结构的特点和发展。

2 TSV 垂直互连结构

2.1 TSV 技术背景

TSV 技术的起源可以追溯到1958 年， 当时WILLIAM 申请了专利，描述了将两个芯片连接在一起的通道[1]。然而更多的业内人士认为MERLIN 和EMANUEL 才是TSV结构的发明者，并于1964 年获得了专利[2]。

TSV 互连结构在移动应用市场中具有广泛的应用，TSV 结构可以减少电信号延迟，实现低电容、低电感、高速度通信能力，普遍应用于移动设备、物联网和生物医学等方面，例如市场中早已热推的High Bandwidth Memory（HBM）。HBM 早期由超威、英伟达和海力士主推，HBM 使用TSV 技术把多块内存芯片堆叠在一起形成3D IC，并使用2.5D 封装技术把堆叠内存芯片和中央处理器在硅转接板上实现互联。

2.2 TSV 结构工艺

根据硅通孔在工艺制程中形成的顺序，TSV 结构可以分为先通孔工艺（Via First）、中通孔工艺（Via Middle）和后通孔工艺（Via Last）。

先通孔工艺（见图1）是指在器件（如MOSFET器件）结构制造之前，先进行通孔结构制造的一种通孔工艺方法[3]。晶圆上先进行TSV 结构的通孔刻蚀，孔内沉积高温电介质（热氧沉积或化学气相沉积），然后填充掺杂的多晶硅。多余的多晶硅通过CMP 去除。这种方法允许使用高温工艺来制造绝缘化的通孔（即高温SiO2 钝化层）并填充通孔（即掺杂的多晶硅）。由于多晶硅通孔的高电阻率，先通孔工艺并未广泛用于有源器件晶圆。使用先通孔工艺的图像传感器产品和MEMS 产品数量有限，对于这些应用，通孔尺寸较大（大于100 μm），因此掺杂多晶硅通孔的电阻是可以接受的。

中 通孔工艺（见图2）是在工艺流程的制造过程中形成的TSV 结构，常常在形成器件之后但在制造叠层之前制造的通孔工艺[4]。在有源器件制程之后形成TSV 结构，然后内部沉积电介质。电介质沉积对于中通孔工艺具有挑战性，因为必须使用相对低温的电介质沉积方法（小于600℃），以避免损伤器件性能（但对于无源Si 转接板，可以使用高温电介质来做绝缘钝化层，因为晶圆上没有有源器件)。淀积阻挡层钛金属和铜种子层，然后电镀铜填充通孔，或者可以通过化学气相沉积钨金属填充通孔。通常，钨用于填充高深宽比TSV（深宽比大于10∶1），而铜用于填充低深宽比TSV（深宽比小于10∶1）。中通孔工艺适用于100 μm及以下的TSV 间距。中通孔工艺的优点是TSV 结构间距小，再布线层通道阻塞最小以及TSV 结构电阻较小。其主要缺点在于它必须适合产品器件性能要求，这样才不会干扰器件（如低热应力影响），并且也不会干扰相邻的布线层（即将TSV 结构的凹陷减小到最小，使应力影响最小化）。此外，TSV 结构中通孔工艺成本相对较高，尤其是TSV 结构的刻蚀工序、铜电镀工序以及面铜的化学机械抛光工序。

正面后通孔工艺（见图3） 是在Back End of Line（BEOL）工艺处理结束后，从晶圆正面形成通孔的一种制造工艺[5]。从概念上讲，在晶圆上制造的后通孔工艺与中通孔工艺相似，但是对工艺温度有进一步的限制（必须小于400℃）。正面后通孔工艺的一个优点是TSV 结构的粗略特征尺寸可与全局布线层的特征尺寸相媲美，因此简化了工艺集成的某些制造流程。对于通过晶圆与晶圆间键合形成的3D 堆叠，正面后通孔工艺也具有一些优势。TSV 结构可以在工艺结束时形成，连接堆叠中的多层封装。正面后通孔工艺的一个缺点是TSV 结构的刻蚀更具挑战性，因为除了Si 刻蚀之外，还必须刻蚀整个电介质叠层。该工艺的另一个问题是它会阻塞布线通道，从而导致更大的芯片尺寸。由于这些限制，正面后通孔工艺的应用受到了限制。

背面后通孔工艺是在BEOL 工艺处理结束后，从晶圆背面进行通孔结构的一种制造工艺[6]。对于晶圆到晶圆间的堆叠，可以简化工艺流程，因为省去了许多背面工艺步骤，例如背面焊料凸点和金属化。可以使用氧化物或聚合物粘合剂从正面到背面或从背面到背面键合晶圆。图4 显示了背面后通孔工艺的示例。首先使用粘合剂将两个器件晶圆以面对面方式粘合，接下来，将顶部晶圆减薄，将TSV 结构刻蚀至顶部晶圆和底部晶圆上的焊盘，孔内沉积电介质，最后，将金属沉积到TSV 结构中并进行表面金属层再布线。背面后通孔工艺被广泛用于图像传感器和MEMS 器件。对于这些应用，TSV 结构尺寸较大，因此通孔可以逐渐变细，从而简化了电介质和金属的后续沉积。由于通孔直径大（大于100 μm），因此可以实现足够的电介质保形性。通过掩模步骤或使用间隔物刻蚀形成TSV 结构的底部介电层，TSV 结构内部沉积金属，通过电镀再分布层进行表面图案化。一般不需要完全填充TSV结构的金属，因此可以缩短处理时间或简化处理步骤。

2.3 TSV 技术应用

2.3.1 影像感应器

CMOS 图像传感器（CMOS Image Sensor, CIS）是最早在批量生产中采用TSV 结构的应用之一。在最初的CIS 应用中，TSV 结构的形成在图像传感器晶圆的背面，以形成互连、消除引线键合，并减小封装尺寸和增加密度。芯片堆叠仅在CIS 出现时才出现，透镜、电路和光电二极管的顺序与传统的相反，从而使穿过透镜的光先入射到光电二极管，然后再入射到电路。这是通过翻转光电二极管晶圆，减薄背面，然后使用直接氧化物键合将其粘合在读出层的顶部来实现的，其中TSV 的作用是作为垂直互连的中间层。

2.3.2 3D 封装

3D 封装包含两个或两个以上垂直堆叠的芯片（集成电路），因此它们占用的空间较小且具有更高的连通性。在IBM 的硅载体封装技术中有另一种3D 封装类型，其中没有堆叠IC，而是使用包含TSV 的载体基板将多个IC 三维堆叠在一起[7]。在大多数3D封装中，堆叠的芯片沿其边缘布线在一起。这种边缘布线会稍微增加封装的长度和宽度，并且通常在芯片之间需要一个额外的“插入层”。在某些新的3D 封装中，TSV 通过在芯片主体之间建立垂直连接来代替边缘布线，所得封装没有增加长度或宽度。由于不需要插入器，因此TSV 3D 封装也可以比边缘布线3D 封装更扁平。这种TSV 技术有时也称为直通硅堆叠（Through Silicon Stacking, TSS）。

2.3.3 3D 集成电路

3D 集成电路是通过堆叠硅芯片和管芯并将它们垂直互连以使它们表现为单个设备而构建的单个集成电路[8]。通过使用TSV 技术，3D IC可以将大量功能整合到一起。堆叠中的不同芯片可以是异类的，例如，将CMOS 逻辑器件、DRAM 和III-V 材料结合到一个IC中。这种形式可以大大缩短通过芯片的关键电气路径，从而加快操作速度。另外，在HBM 存储器标准设计中也包括了TSV。

2.4 TSV 技术优劣性及挑战

TSV 技术被看做是一个必然的互连解决方案，也是目前倒装芯片和引线键合型叠层芯片解决方案的很好补充。TSV 结构能够使芯片在三维方向堆叠的密度最大，外形尺寸最小，并且大大提升芯片传输速度并降低功耗。因此，业内人士将TSV 技术称为继引线键合(Wire Bonding)、载带自动焊（TAB）和倒装芯片（FC）之后的第四代封装技术。但是TSV 技术的发展也不可避免地存在一些问题亟待解决，首先是超薄硅圆片技术，其次是高密度互连的散热问题，再者是3D封装与目前封装工艺的兼容性问题，包括兼容的工艺设备和工具，这涉及到成本问题，且未形成一套统一的行业标准以及系统的评价检测体系。

3 TMV 垂直互连结构

3.1 TMV 技术背景介绍

由于PSvf BGA（Package Stackable very Thin Fine Pitch BGA) 和PSfc CSP （Package Stackable Flip Chip Chip Scale Package） 技术结构限制了存储器接口的密度和间距，市场迫切需要新的叠层封装技术来突破这一瓶颈，封装技术因此进入了第二代层叠封装（Package on Package，PoP）技术的开发时期。2008 年，安靠公司首次在ECTC 会议上提出将塑封通孔技术应用至PoP 中，该技术提供稳定的底部封装，让使用更大芯片/ 封装比的更轻薄基板成为可能[9]。自此，PoP因具有更高的输入输出端口密度、更小的间距、更薄的封装尺寸和更低的翘曲而成为移动产品中逻辑和内存组件三维集成的首选封装形式[11]。可以说，TMV技术是推动3D 叠层封装技术发展的动力与核心。

3.2 TMV 结构工艺

TMV 结构的制备原理较为简单，如图5所示，即经过塑封工艺后，利用激光钻孔的方式在塑封体中制备垂直通孔，通孔的底部连接金属。随后，通过溅射和电镀工艺在通孔中填入导电材料，辅助以打线键合及回流焊工艺实现逻辑与内存组件的三维互联[10]。

然而，基于激光蚀刻技术，要制备出合格的TMV结构需要考虑多方面的因素。

（1）塑封料的选择：塑封材料为有机无机复合物，由多种原料构成，如环氧树脂、无机填料（SiO2）、催化剂、脱模材料、颜料、阻燃剂、应力释放剂等。其中，无机填料为主要组成部分，体积占比通常可达70%~90%。因此，填料的形状、尺寸以及空间分布直接影响TMV 通孔的成形质量。HSU 等人[12]称，TMV 结构的底部开口最小尺寸应大于3 倍填料尺寸，如35 μm 填料对应TMV 结构的底部最小开口直径为105 μm。此外，高密度填料区域和低密度填料区域在通孔切割后所形成的切割角存在差异，TMV 结构的切割角如图6所示，θ 为切割角，高密度区域和低密度区域的切割角分别约为1°~2°和7°~9°。若填料分布不均或密度不同导致TMV 结构的通孔切割角差异，最终会影响后续的溅射和电镀填孔工艺。

（2）激光工艺：激光钻孔的成型原理是热蚀刻，热效应是其基本的物理现象。但是，这种现象会导致TMV 通孔边缘材料强度恶化和填料脱落。不仅如此，通孔不规则侧壁上松动的填料会挡住激光的外沿，减少光束到达底部，影响通孔蚀刻深度并形成上宽下窄的梯形结构。同时，PARK 和KANG 等人[13-14]曾经做过相关研究，通孔侧壁的质量决定互联性能的好坏。而合适的激光类型、脉冲能量、循环次数以及气氛是形成高质量TMV 通孔的充分条件。研究表明，对于100 μm 的塑封体，制备TMV 结构最优化的条件为：功率2.14 W，频率55 kHz，速度200μm /s，循环次数2 次，焦长255 μm。对于200 μm 的塑封体，制备TMV最优化的条件为：电流26 A，频率55 kHz，速度200 μm/s，循环次数5 次，焦长255 μm。另外，通过加入辅助气氛如Ar 和N2减缓激光蚀刻造成的氧化并改善TMV 通孔的侧壁质量[15]。

总的来讲，已知的TMV 结构的通孔深度可以达到1000 μm，通孔直径主要取决于塑封料填料的大小，一般为大于等于填料直径的3 倍。

3.3 TMV 技术优劣性及挑战

TMV 技术作为众多3D 垂直互联方案的一种，填补了倒装以及TSV 封装技术等高端市场以外的空白。TMV 技术发展至今，仍然屹立不倒并被广泛应用是有其原因的。首先，TMV 结构的PoP 可以支持单芯片、堆叠芯片或FC 设计。TMV 结构是适用于新兴0.4 mm节距低功耗DDR2 的理想解决方案，能够满足储存器的接口要求，使堆叠接口兼容密度为0.3 mm 及更小的焊球节距。其次，TMV 结构的制备工艺相对简单，可实施性较强。另外，TMV 结构制备成本低，与TSV 结构增加整体15%的成本相比，TMV 结构被市场的接纳性更强。更重要的是，在国内TSV 技术稳定性较难控制的情况下，TMV 技术的良率有所保障。然而，TMV 技术也存在劣势，一方面通孔精密度不高，另一方面，散热效果还有待提升。这些都是目前TMV技术有待改善的关键点。

4 TGV 垂直互连结构

4.1 TGV 技术背景介绍

随着封装体的集成度不断提高，系统级封装和3D异质结构的复杂性以及器件加工工艺和材料特性能力等的需求，加之TSV/TMV 互连结构本身也存在局限性，所以在2.5D 和3D 封装领域必然出现不同路线的工艺和材料方案，以弥补市场需求。

在2010 年第60 届电子元件和技术会议上，来自德国费劳恩霍夫可靠性和微集成研究所的迈克尔博士，与专业的玻璃材料制造商肖特公司联合，首次提出了TGV 技术概念[16]，提出玻璃通孔在工艺稳定性、制程成本以及射频和微波电性能方面相对于硅通孔较为优越。

在随后的几年里，业界诸多专家学者对玻璃及TGV 结构的应用进行了深入的拓展和探索研究，国内以厦门云天半导体科技有限公司为首，国外以肖特、博世公司为首，在应用领域不断挖掘，目前已知在MEMS 封装、3D IC 转接板以及IPD集成和射频元器件工艺方面的尝试均取得了非常不错的效果[17]。尤其在2015 年之后，由于5G 毫米波概念慢慢进入人们的视野，业内诸多专家学者和无线通讯以及信号基站制造商针对使用玻璃为载体的TGV 结构工艺，探索其在高频信号下的传输性能，最后因玻璃具备电阻率较高、高信号隔离、低介电损耗的特性取得了非常优秀的成果。而TSV 工艺结构中的半导体硅材料，在电场或磁场影响下载流子会移动从而影响电路信号，所以以玻璃为载体的TGV 工艺结构在毫米波产品应用中更优于TSV 结构。TGV 结构及相关技术在光通信、射频、微波、微机电系统、微流体器件领域有广泛的应用前景[18-19]。此外，因为玻璃的物理特性可控，工艺中无需制作绝缘层，降低了工艺复杂度和成本，所以在未来三维异质集成中，TGV 结构被认为是替代TSV 结构的理想解决方案[20]。

4.2 TGV 结构工艺

对于TGV 互联结构的一大挑战就是如何快速且经济地形成大批量结构通孔（如图7 所示）。TGV 结构的通孔形成方法和TSV结构相比，虽然最终目的是一样的，都是完成封装体内部结构的垂直互联作用，但因玻璃和硅材料本身还是存在不小的差异，所以工艺制程上又存在区别，目前为大家熟知的TGV 结构中通孔形成的方式有超声钻孔、喷砂工艺、湿法刻蚀、深反应离子刻蚀DRIE、激光钻孔、聚放电工艺FED、光敏玻璃感光成形以及采用激光诱导深度蚀刻LIDE。

传统的喷砂法、湿法刻蚀法都存在一定的局限性，深反应离子刻蚀的效率十分低下。激光钻孔是较为适用的方法，因其成本低且覆盖范围广赢得了业界的关注。激光钻孔根据波长和类型分为好几类，其中有波长从1 μm 短波激光到10.6 μm 的CO2 激光，还有具备紫外波长的准分子激光。CO2 激光因其工艺质量和效力不高而被否定，而基于准分子激光和聚放电工艺技术的TGV 通孔效力可达每秒上千个玻璃通孔。

乐普科激光电子股份有限公司及厦门云天半导体科技有限公司分别在2014 和2019 年对激光诱导刻蚀工艺进行介绍和深度研究[21-22,24]，被认为是目前对TGV 通孔成形最有效的方式。其工艺步骤主要为两步：第一是用皮秒激光去改性基底玻璃，第二步使用10%的HF 去做玻璃刻蚀从而形成玻璃通孔。这一工艺被厦门云天半导体科技有限公司称之为LaserInduce Deep Etching，其形成的玻璃通孔可以获得较高的深宽比，同时没有碎屑和裂纹，工艺具有良好的稳定性，且深入研究表明此工艺如果使用材质是硅玻璃，其垂直通孔形成后表面将更为光滑。LPKF 激光所进行的玻璃改性的处理速度为每秒大约5000 个玻璃通孔，TGV 的直径可达10~50 μm，节约了大量的工艺时间并保证了工艺能力。

形成玻璃通孔只是TGV 结构工艺过程的一部分。填孔和金属化布线是接下来不可或缺的工作。TGV 结构转接板基本流程为[23]：在玻璃通孔完成之后进行通孔电镀，之后再进行介电层和布线层以及金属化层等类似TSV 结构的工艺制程。TGV 金属化流程及相关切片如图8 所示。

4.3 TGV 技术优劣性及挑战

玻璃通孔技术虽然有诸多优势，但同时也存在着多方不足。一是现有的方法虽然可以实现TGV 结构，但有些方法会损伤玻璃，且造成表面不光滑；二是大多数加工方法效率低，没法大规模量产；三是TGV 结构的电镀成本和时间相比TSV 结构略高；四是玻璃衬底材质表面的黏附性较差，容易导致RDL 金属层异常；五是玻璃本身的易碎性和化学惰性给工艺开发带来了难度。还有就是此技术对于市场而言还属于相对新兴的技术，虽然已有不错的反响，且市场规模在逐年扩大，但市场需求和应用生态还没有产生很大的改变，有待未来进一步的发展。

5 结论

TSV、TMV、TGV 结构都有各自的优点和缺点，没有一种通孔结构可以完美应用于各种高密度高维度集成封装。TSV 结构在半导体电子存储和CIS 领域有相对明显的优势，但材料兼容性不高、工艺成本高昂。TMV 结构则工艺简单、成本低廉，具有较高的经济实用性，但工艺技术能力的应用处于相对低端封装领域。TGV 结构虽在射频和微波传输方面有更大的优势，但是材料工艺有局限性。3 种垂直互连结构具体如何运用，还要结合具体的实际应用需求，以使得封装结构更合理，优点更多，性能更突出。同时，未来还需持续优化各个垂直互连结构，改进各垂直互连结构的工艺方法，进一步完善高密度集成封装技术。

混合键合技术在三维堆叠封装中的研究进展

赵心然 袁渊 王刚 王成迁

( 中国电子科技集团公司第五十八研究所 )

摘要:

随着半导体技术的发展，传统倒装焊( FC) 键合已难以满足高密度、高可靠性的三维( 3D) 互连技术的需求。混合键合( HB) 技术是一种先进的3D 堆叠封装技术，可以实现焊盘直径≤1 μm、无凸点的永久键合。阐述了HB 技术的发展历史、研究进展并预测了发展前景。目前HB 技术的焊盘直径/节距已达到0. 75 μm /1. 5 μm，热门研究方向包括铜凹陷、圆片翘曲、键合精度及现有设备兼容等，未来将突破更小的焊盘直径/节距。HB 技术将对后摩尔时代封装技术的发展起到变革性作用，在未来的高密度、高可靠性异质异构集成中发挥重要的作用。

0 引言

随着半导体技术的飞速发展，各类集成电路的功能也日益多样化，居家办公、人工智能( AI)、汽车电子等应用促使集成电路向着高性能、高集成度、高可靠性的方向发展。由于半导体摩尔定律逐渐逼近极限，前道芯片制造已经逐渐达到技术升级的瓶颈，很难在保持成本不变的情况下增加单位面积的晶体管数量，因此，国际上逐渐开始重视先进封装技术，以求通过后道的高密度互连技术突破摩尔定律的极限，例如芯粒技术［1－3］、二维半( 2. 5D) 转接板技术［4－6］、三维( 3D) 堆叠技术等［7－9］。目前的3D 堆叠技术需要大规模使用硅通孔( TSV) 和球栅阵列倒装焊( FC-BGA) 技术，过多的通孔与焊球结构影响集成电路的可靠性，例如焊料、底填胶、TSV 中的空洞在复杂的工作环境下都将成为致命的缺陷。此外，3D 堆叠焊球/焊柱的尺寸最小只能达到20 ～ 50 μm，很大程度地限制了互连密度的提高［10］。因此，开发高密度、高可靠性的3D 堆叠技术成为先进封装技术领域内的热门方向

2016 年，混合键合( HB) 技术首次应用于图像传感器的大批量加工［11］。HB 技术是将Cu /SiO2打磨出极其光滑的表面，当表面足够光滑时，不同界面之间将会产生范德华力，稍微施加压力或高温，就可以实现永久键合，Cu-Cu、SiO2-SiO2、Cu-SiO2界面之间都可以同时键合，故称为混合键合。

HB 技术是一种能够实现微米级、无凸点的互连技术，研究焦点集中于低粗糙度的磨平方法、高精度的对准方法、晶圆翘曲的控制方法和铜焊盘凹陷的控制方法等［12－14］，目前，该技术键合精度的极限可以达到1 μm 以下，已经实现量产的HB 技术将焊盘直径控制在10 μm 左右，因为前道晶圆厂所制备的铜焊盘直径仍然在10 μm 以上，10 μm 的HB 技术可以恰好将不同芯片的铜焊盘进行互连，较扇出工艺省去了再布线、植球、倒装、底填等步骤，是目前先进封装的核心键合技术之一［15－17］。对HB 技术的开发已经受到了半导体厂商的广泛关注，该技术的实现不仅对高密度、高可靠封装生产线建立具有促进作用，而且极大地促进了前后道工艺的融合，HB 技术将成为实现高端封装的重要手段之一。

本文将从发展历史、研究进展和前景预测三个方面对HB 技术进行总结与分析，为封装技术未来向高密度、高可靠性方向的发展提供新的思路。

1 HB技术的发展

HB 技术是在倒装焊( FC) 技术的基础上发展起来的新一代3D 键合技术。目前大多数先进3D堆叠芯片采用的是TSV 转接板+倒装微凸点的工艺，例如芯片－转接板－基板( CoWoS) 、有源转接板( Foveros) 、嵌入式多芯片互连桥接( EMIB)等工艺，均使用TSV 作为3D互连的手段，一个芯片的电信号经过TSV 传输后需要经过扇出再布线、倒装微凸点进入到另一个芯片。图1 为2. 5D/3D封装结构示意图，图中右上方多层堆叠的存储器之间采用的是3D 堆叠技术，利用TSV 实现了多个有源芯片在纵向空间上的互连，而多层存储器与处理器之间的互连则是采用2. 5D 堆叠技术，它是将电信号通过TSV 由存储器－转接板－印制电路板( PCB) －转接板－处理器的路径进行传输，相当于纵向跨越了多个平面的2D 传输路径，并不是真正意义上的3D 互连，所以称之为2. 5D 堆叠技术。在3D 堆叠技术中会用到大量的TSV 路径，它利用多次离子刻蚀技术获得深宽比为10 ∶ 1 以上的通孔，然后将铜电镀填充进入通孔中，再减薄硅片获得填满铜的TSV 通孔，制备TSV 的过程十分困难，需要不断地重复刻蚀、制备钝化层、溅射种子层、电镀等步骤，目前国内的TSV 技术很难实现完美的纵向铜柱。此外，TSV 后通常要进行倒装回流焊，将铜柱末端与另一个芯片的铜布线相连，而FC 工艺的植球、底填过程复杂，结合力差，易出现虚焊、空洞等缺陷，如果3D 结构过于复杂，使用传统的FC 工艺会事倍功半。

目前业界广泛使用的3D 堆叠是晶圆级TSV扇出3D 堆叠［18－20］，图2 是硅通孔和扇出布线3D 堆叠工艺流程图，首先在填Cu 的TSV 盲孔芯片上表面制备出扇出再布线、凸点下焊盘( UBM) 和微凸点，用于与上方芯片的互连; 然后减薄芯片将TSV 下端露头; 最后在芯片下表面制备出UBM 用于与下方芯片的互连。由于整个TSV 打通的过程在前道布线( FEOL) 和后道布线( BEOL) 的流程之间，所以称为中通孔流程。这种工艺仍然依赖倒装回流焊实现各个芯片之间的互连，微凸点焊球与TSV 末端需要通过再布线和UBM 实现互连。这种传统3D 堆叠的优点是互连均在百微米级别完成，可以使用成熟的FC 工艺，成本低，但缺点是每一层互连都要经历再布线，工艺复杂，界面数量过多，分层失效发生的可能性较大，失效的概率会随着堆叠层数的增加而成倍增长，在可靠性上限制了3D 堆叠的层数。

为了彻底避开TSV 和FC 工艺的繁琐，HB 技术应运而生。HB 始于SiO2-SiO2界面的直接键合，最初将硅晶圆背面SiO2与有大马士革布线的硅晶圆正面SiO2磨平后压合到一起，制备了TSV 后在上方进行大马士革布线，这个过程也被称为TSV先通孔工艺。如图3 ( a) 所示，TSV 先通孔工艺可以省略FC 工艺的植球、回流、底填等步骤，相对更加高效，但依然要让铜穿过硅片，对上下晶圆的大马士革布线进行互连，该工艺同样离不开TSV技术。

在直接键合概念提出后不久，便衍生出了HB技术，该技术在SiO2界面键合之前进行大马士革布线，将Cu 焊盘和SiO2共存的异质界面磨平后面对面键合，彻底省略了TSV 工艺。HB 是通过分子间作用力( 范德华力) 实现的，通常使用化学机械抛光( CMP) 对大马士革布线层进行表面处理，CMP 过程还可以减少Cu 线路腐蚀和Cu 凹陷。当Cu 和SiO2的光滑界面相互接触时，Cu 和SiO2的原子/分子会形成牢固的范德华力，这个过程在热力学上是自发的，所以并不需要额外施加能量来驱动键合，此外，由于Cu 和SiO2原子/分子键合的机理相同，理论上可以实现Cu-Cu、SiO2-SiO2、Cu-SiO2三种界面的同步键合。如图3 ( b) 所示，为了增强表面结合力，通常需要增加等离子体活化工序，然后再通过高精度的倒装热压工序，实现多界面之间的混合键合［21－22］。

HB 技术的优点是简化了3D 堆叠的布线层，与含有TSV 的3D 堆叠技术相比，HB 技术可以直接省略再布线，甚至部分FEOL，使设计难度降低，并且避免再布线和倒装回流焊可提高可靠性。HB 的光刻镀铜可以实现与前道工艺一样的线宽和节距，即可以直接用于互连直径小于10 μm 的焊盘，远低于百微米级或毫米级的植球直径，从而可以大大增加封装堆叠时互连的密度，同时整个过程是全固态过程，不涉及任何金属的熔融，可以避免焊料桥连和空洞的形成，将有效提高电子器件的可靠性。该方法彻底省略了目前晶圆级封装常用的扇出及FC 工艺，不借助任何桥芯片的设计，属于真正意义上的3D 堆叠封装技术。由于HB 工艺的镀铜步骤通常采用前道晶圆制造的大马士革镀铜法［23］，键合步骤又采用后道的FC 焊设备，这使前后道的界限变得模糊，可以带动晶圆制造和封装技术的共同进步。然而，HB技术的缺点是需要依赖于昂贵的高精度磨平和对准设备，目前磨平需要依靠CMP 机，很少在后道封装厂中使用，对准依靠高精度贴片机，需要在现有成熟的FC 产线上进行升级。

2 HB技术的研究进展

目前国际大型的垂直整合制造厂、晶圆厂、封测厂都在大力开发HB 技术［24］，最前沿的晶圆级堆叠( WoW) 和片上系统( SoC) 中也逐渐出现了HB 技术的身影。具体的应用有CMOS 图像传感器、3D NAND 存储器等。近年也有诸多学术成果表明HB 技术取得了较大的进步。

2018 年，Y. Kagawa 等人［25］将HB 技术应用于CMOS 图像传感器，该工作优化了CMP 磨平工艺，如图4 所示，相比于传统CMP 后焊盘会产生凹陷，优化后的CMP 工艺会保留少量焊盘凸出，实验证明该方法有助于增强HB 技术的鲁棒性。最终，通过该方法获得了直径4 μm 焊盘的HB 互连，并且通过175 ℃、1 000 h 的煅烧，传感器依然未发生界面电阻偏移，证明界面可靠性较强。

2020 年，L. Arnaud 等人［26］详细描述了HB 技术的原理和产品质量检测方法，并将HB 技术与TSV 技术进行了联用。该工作详细介绍了HB 技术中最关键的两点———磨平与对准，给出了明确的设备型号、粗糙度检验方法和标准、不重合度检验方法及标准等实用性信息。对于磨平技术，该工作使用了原子力显微镜( AFM) 来表征界面的光滑程度，如图5［26］所示，可根据像素颜色深度曲线的数学特征拟合出均方根( RMS) 波动值，发现当1 μm×1 μm 表面粗糙度RMS＜0. 5 nm 时，便会提供足够大的黏附能。

对于对准技术，该工作使用的是晶圆对晶圆( W2W) 的键合设备，晶圆上的布线采用了典型的大马士革镀铜工艺。图6［26］是采用HB 工艺后晶圆样品截面的扫描电子显微镜( SEM) 图像。SEM图像表明，上下晶圆没有完美地对齐，Cu 焊盘之间会有少量的错位，这种错位是难以避免的。对于上下晶圆不重合度的检测方法，可使用设备自带的偏移检测系统进行发射红外光谱检测，可以获得如图7［26］所示的晶圆未对准矢量图，当平移量均值＜200 nm、3σ 残差＜100 nm，即可初步断定上下晶圆对准精度较高。通过先进的磨平和对准技术，该工作实现了焊盘直径0. 75～2 μm、节距1. 5 ～ 4 μm大马士革焊盘的精准互连。

2020 年，H. M. Ji 等人［27］报道了一种相似的HB 工艺，给出了HB技术的详细流程。图8［27］为该工艺流程示意图，其中步骤a～ f 是大马士革镀铜工艺; 步骤g 为CMP 工艺，使晶圆表面同时暴露出平整的Cu 和SiO2界面; 步骤h 和i 为对准和键合，键合过程在常温常压下进行，键合后会在300～400 ℃下退火，使键合更加牢固。该工作实现了直径1 μm 焊盘的高精度互连，平移量达到100 nm 以内。

此外，上述工作还详细研究了HB 技术界面开裂现象的形成机理，如图9［27］所示，通过SEM 截面图发现，与Cu-Cu 界面相邻的SiO2-SiO2界面产生了未键合区，经分析，键合过程中产生了剥离应力，导致了SiO2-SiO2界面的剥离。通过ANSYS 热仿真研究了热应力与铜凹陷、退火温度、焊盘节距等因素之间的关系，发现适当的焊盘凹陷、较低的退火温度、适当放大节距都有助于减小应力，减少界面开裂的现象。然而，该工作仍然局限于W2W混合键合的研究，未能给出更适合后道封装厂的工艺路线。

2018 年，G. L. Gao 等人［28］提出了芯片对晶圆( D2W) 的HB技术，D2W-HB 又被称为直接键合互连( DBI) ，因为可以灵活地操控单个芯片精准键合到下方晶圆上的某个位置，组成微系统，然后有选择性地切割下方晶圆，更加适用于当前热门的系统级封装( SiP) 和芯粒封装( Chiplet) 。该工作给出了D2W 相比于W2W 的最大难点，即已磨平晶圆的划片工艺。相较于一个完整晶圆的键合，使用封装厂常规的金刚刀划片工艺切割的过程会引入边缘破损、硅渣飞溅等现象，造成划片后芯片表面粗糙度增加。该工作提出了一种表面涂覆保护层的划片方法，可减小硅渣对粗糙度的影响，划片后再通过湿法工序去除保护层，即可进行D2W 键合。图10［28］所示为采用D2W-HB 技术获得的堆叠样品，最终实现了堆叠芯片通过D2W 键合到8 英寸( 1 英寸= 2. 54 cm) 晶圆上。然而该工作依然需要对样品整体进行高温煅烧来增强可靠性，未能实现HB 机理所期待的低温键合。

2020 年，G. L. Gao 等人［29］在原有工作的基础上更新了HB 技术，该工作展示了D2W-HB 的工艺路线，并实现了全程低温操作。文中明确列举了低温D2W-HB 技术相对于高温W2W-HB 的优势: 设备成本低，不用加热或提供惰性气氛; 安全性高，不用额外加压; 无需担心氧化，键合时会自动形成密封环境。

此外，该工作利用传统FC 工艺的设备进行对准和键合，大大提高了HB 技术与旧产线的兼容性。该工作的结果表明，Cu 焊盘设计需要结合设备能力，Cu 焊盘的直径至少为对准精度的5 倍。经过HB 工艺后的产品经过充分的可靠性测试，良率＞95%，使用B. Lee 等人［30］报道的分析方法，并结合AFM 验证了工艺过程中翘曲和平整度的可控性，样品的截面SEM 图像如图11［29］所示，实现了直径为15 μm 焊盘的高精度HB，虽然该工作的焊盘直径远大于常规W2W-HB 中的直径，但实现了与传统封装FC 设备的兼容，对于降低设备成本意义重大。

2020 年，M. F. Chen 等人［31］报道了一项低温集成芯片系统( LT-SoIC) 技术。该技术与D2DHB技术采用了相同的键合机理，采用全程低温的工艺流程保证了存储器芯片不受高温影响。该工作还搭配TSV 技术对芯片进行了减薄，如图12［31］所示，最终获得了12 层芯片每层最薄25 μm 的D2D堆叠键合，与传统的焊球热压焊相比，12 层堆叠存储器芯片的厚度降低至原来的36%，信号带宽增加至原来的1. 28 倍，功耗降低至原来的81%。该工作是HB 技术在高带宽存储器( HBM) 芯片中的一项重大突破。

由于工艺能力的限制，很多封装厂无法复现大马士革、CMP、高精度对准等工艺，故需要开发成本低、效率高的折中方案。X. Y. Shi 等人［32］巧妙地避开高成本的CMP 工艺，制备较长的微凸点，再涂覆粘结剂，利用可挤压的粘结剂代替刚性的SiO2介电层，键合时在Cu 微凸点界面之间进行直接键合，而粘结剂被挤压到微凸点的平面进行粘合，该工作使用的粘结剂为苯并环丁烯( BCB) ，其工艺流程和结构示意图如图13［32］所示。图13( a) 的工艺流程中，步骤a 和g 为制备铝再布线，步骤b 和h 为分布TiW/Cu 种子层，步骤c 和i 为光刻胶显影，步骤d 为电镀Cu-Sn，步骤j 为电镀Cu，步骤e 和k 为刻蚀TiW/Cu，步骤f 为涂覆并显影BCB，步骤l 为键合。这种工艺不需要制备极其光滑的表面，相对易实现。产品要求也不十分苛刻，线宽和节距可以增加到约50 μm。然而，该方法光刻后容易产生梯形区域，挤压后梯形区域的应力易导致BCB 与SiO2之间产生缝隙，而且该工作依然借助含Sn 焊料进行键合，与常规HB 技术的机理并不相同。

为了实现低成本且不借助焊料的焊接，2020年，F. Roustaie 等人［33］报道了一种纳米线焊盘室温键合的技术，纳米线生长本属于材料科学领域较成熟的研究方向，但与微电子领域碰撞后激发出了更新颖的方法，该技术虽然无法省略底填胶，但初步省略了焊盘与焊盘之间的焊料，图14［33］为电化学沉积工艺制备纳米线工艺流程及纳米线焊盘SEM图，此项工作利用泡沫临时模板电化学沉积生长出密集的纳米线，通过室温加压，即可实现纳米线的永久键合。图14 ( a) 中，首先进行光刻和电镀种子层，接着借助泡沫模板电镀生长纳米线，最后洗去泡沫模板形成纳米线。该技术不需要磨平，设备成本较低，但封装厂想要普及该技术则需要大力开发适合洁净间的纳米线制造技术。

综合上述应用实例，目前焊盘直径最小已经可以达到0. 75 μm ( 节距1. 5 μm) ，下一代HB 技术将突破更小的焊盘直径/节距。文献［29］ 与［31］ 的工作真正实现了D2W和D2D 的低温混合键合，缺陷较少，单颗芯片的组装与封装厂设备兼容性高，对于高产量先进封装工艺的开发更具有可行性。

3 结语

HB 技术作为一种前沿的封装键合技术，已经在先进封装领域占据一席之地，在对准精度、布线尺寸、键合机理、可靠性等方面均远优于FC 技术，有望借助高密度、高可靠的优势逐步占领半导体封装市场，铜凹陷、圆片翘曲、键合精度等方面已经成为HB 技术的热门研究方向。为了保证良率与可靠性，量产的HB 焊盘的直径/节距最小维持在5 μm/10 μm。

虽然HB 技术有较高的应用价值，但这项技术尚未成熟，当前面临的挑战主要有三方面。一是设备方面，目前大多数HB 技术仍然局限于W2W 形式的键合，需要大量应用前道晶圆厂的昂贵设备。而单芯片HB 多以D2W 的形式为主，很少发现D2D的芯片，这与缺乏无损划片设备、自动化运输设备，芯片级FC 设备能力落后等因素有较大关系。二是工艺方面，大多数HB 技术通常需要进行高温退火处理，很难全程保证低温的工艺条件，真正低温HB 键合的鲁棒性有待进一步验证。三是环境方面，封装厂与晶圆厂的环境有一定的差异，封装产线的空气洁净度、操作无氧程度、密封程度都与晶圆制造产线有较大差距，在传统封装厂实现HB 技术必须建设相应的操作环境。

HB 技术的大规模应用会使集成电路产线更加集中，使前道晶圆厂和后道封装厂的界限变得更加模糊，协同创新将成为HB 技术发展的趋势。由于需要频繁使用晶圆加工的光刻机、电镀设备、CMP设备等，又要结合封测中的转接板、倒装贴片等技术，当前国际上仅有少数大型半导体厂才具备实施该技术的能力，未来的前沿研究也会被这些大型半导体厂所引领，对于中小型封测工厂，寻找低成本的可替代技术将成为一种新的思路。在技术成熟度较高后，HB 将成为高端电子器件加工中不可缺少的一项核心技术。

3D集成晶圆键合装备现状及研究进展

王成君 胡北辰 杨晓东 武春晖

（东南大学机械工程学院 中国电子科技集团公司第二研究所）

摘要：

硅基异构集成和三维集成可满足电子系统小型化高密度集成、多功能高性能集成、小体积低成本集成的需求，有望成为下一代集成电路的使能技术，是集成电路领域当前和今后新的研究热点。硅基三维集成微系统可集成化合物半导体、CMOS、MEMS等芯片，充分发挥不同材料、器件和结构的优势，可实现传统组件电路的芯片化、不同节点逻辑集成电路芯片的集成化，从而提升信号处理等电子产品的性价比。梳理了晶圆键合装备的工艺过程、主要厂商及市场需求、我国晶圆键合设备研发现状，并展望了晶圆键合设备的技术发展趋势。

0 引言

半导体与集成电路产业是面向世界科技前沿、面向经济主战场、面向国家重大需求的重要产业，也是近期国际经济与科技竞争的焦点。2018年，中国成为全球半导体第一大市场，2019年，全球半导体市场销售额达4 183亿美元。集成电路产业是半导体产业中最大的消费领域，多年来销售占比重达80%以上，行业销售收入年均增速超过20%[1]。

在摩尔定律的引导下，集成电路（Integrated circuit，IC）行业一直高速发展，晶体管特征尺寸己经从90 nm向7 nm迈进[2]。然而，由于随着晶体管特征尺寸已日益接近物理极限，量子效应和短沟道效应越来越严重[3-4]，内部电子自发地通过源极和漏极，导致漏电流增加，进而限制了晶体管的进一步缩小。因此，按照摩尔定律的方式，通过缩小晶体管特征尺寸来提升集成电路性能、降低功耗变得越发困难。晶体管将会快速地接近约5 nm的极限栅极长度，因此探索新的沟道材料和器件结构是推动IC产业继续发展的两条极为重要的路线[5-7]。

三维（Three-dimensional，3D）集成是超越摩尔一个至关重要的研究应用方向[8-9]。3D集成的定义是将摩尔晶圆或芯片在垂直于晶圆或芯片平面方向上进行堆叠[10]。集成电路技术由二维平面向三维方向发展，该技术分段实现，首先实现几层的三维集成，随着时间的推移，三维集成芯片层数将会不断增加。采用全新结构的3D集成是推动半导体行业发展的重要技术，诸如存储器、逻辑器件、传感器和处理器等不同类型的器件和软件的复杂集成，以及新材料和先进的芯片堆叠技术，都要基于3D集成技术[11]。3D集成技术存在着4项挑战，分别为晶圆级对准精度、键合完整性、晶圆减薄与均匀性控制以及层内（层间）互联[12]。

随着摩尔定律逼近材料与器件的物理极限，源于微机电系统（Micro Electro Mechanical Systems，MEMS）制造技术的晶圆级封装键合技术逐渐进入集成电路制造领域，成为实现存储器、逻辑器件、射频器件等部件的三维堆叠同质/异质集成，进而提升器件性能和功能，降低系统功耗、尺寸与制造成本的重要技术途径，对满足集成电路高集密度、高功能密度和高性能集成的迫切需求，突破国内自主可控平面集成能力不足的瓶颈，实现集成电路由平面集成向三维立体集成的跨越式发展有重要的战略价值[13]。因此，英特尔、三星、华为、高通、罗姆、台积电等知名企业及众多高校、科研院所均围绕晶圆级封装键合开展了设备、器件、工艺的研究。

1 晶圆键合设备及工艺过程

晶圆键合设备通过化学和物理作用将两块同质或异质晶片紧密地结合起来，从而实现微电子材料、光电材料及其纳米等级微机电元件的电气互联、功能集成和器件封装。晶圆键合设备广泛应用于射频器件、惯性器件、光电器件、信息处理器件及3D集成逻辑集成电路的先进封装制造，对位精度、键合温度均匀性、键合压力范围及控制精度对晶圆键合工艺具有重要影响。

如图1所示，晶圆键合工艺过程为：首先将待键合的一组晶圆进行预处理、清洗、视觉对准，进而通过不同方法实现晶圆对的键合。晶片接合后，界面的原子受到外力的作用而产生反应形成共价键结合成一体，并使接合界面达到特定的键合强度，称之为永久性键合。若借助粘结剂将晶片接合，也可作为临时键合，通过将器件晶圆固定在承载晶圆上，可为超薄器件晶圆提供足够的机械支撑，保证器件晶圆能够顺利安全地完成后续工艺制程，如光刻、刻蚀、钝化、溅射、电镀和回流焊。

具体的晶圆键合工艺可按照键合材料、键合手段、应用场景分类，方法不尽相同，按照键合工艺对晶圆键合分类（见表1）。

晶圆级键合是半导体器件物理、材料物理化学、精密机械设计、高精度自动控制等多学科交叉的科学技术领域。晶圆键合工艺中晶圆尺寸的扩大、芯片特征尺寸的缩小、异质材料之间的热失配及晶格失配等重要技术问题还有待解决[14]。国外利用超高真空Ar快速原子束表面活化键合工艺实现了大面积、高强度的晶圆级键合，但我国在大面积、高强度晶圆级键合理论与工艺领域能力仍有待提高。晶圆键合及烘烤激活对晶圆表面温度均匀性及翘曲变形有十分严格的要求。温度均匀性取决于设备结构、加热工艺以及晶圆自身的热物理性能，翘曲变形则受温度均匀性、外加机械力以及晶圆自身力学性能的影响。传统的研究多采用实验试错的方法，没有将上述因素协同考虑，难以获得优化的结构工艺参数，导致键合可靠性及器件良率大大下降。国际上的高水平研究团队通常结合先进的数值仿真手段及多变量多目标优化方法，综合考虑包含热辐射、热传导在内的热场以及包含热应力、机械应力在内的应力场等多物理场之间的复杂耦合作用机理，开展对晶圆键合和烘烤激活工艺参数的协同优化，从而大大提高键合品质及器件良率。

2 晶圆键合设备主要厂商

随着先进封装趋势向着更复杂的异质集成、更大的封装载体、更薄的芯片以及更小的封装尺寸等方向发展，发达国家晶圆键合设备市场已比较成熟，而我国市场仍处成长阶段，未来将成为全球晶圆对准设备消费增长的主要推动力。在企业不断加大资金投入、基础研究深度拓展和消费者认知不断提高的基础上，晶圆键合系列设备市场将迎来井喷式发展。目前，国际一流晶圆键合设备厂商主要包括奥地利EVG公司与德国SUSS MicroTec公司等，详见表2。

奥地利EVG公司的主流产品，适合阳极键合、共晶键合、金属扩散键合、直接键合、聚合物键合、熔融与混合键合和瞬时液相键合的小批量、半自动晶圆键合解决方案，如EVG510、EVG520、E V G 5 4 0 晶圆键合系统；也可以提供全自动、大批量、满足3D异构集成高对准精度生产的晶圆键合解决方案，如EVG560、EVG GEMINI、EVG Combond、EVG Bondscale等晶圆键合系统；还有用于扇出封装、晶圆减薄、3D堆叠、晶圆键合的临时键合和晶圆解键合解决方案，如EV G 8 5 0 、EVG850TB、EVG850LT等晶圆临时键合与解键合系统；晶圆对准设备由Smartview发展到Smartview3，对准精度提高到50 nm。

晶圆键合设备总体技术发展方向是高精度、高集成化、高可靠性、高动态、高效化的趋势，关键技术指标为：对准精度≤50 nm；键合温度均匀性≤±1%；最大晶圆尺寸304.8 mm（12英寸）；最大键合压力100 kN；最高键合温度550 ℃。

德国SUSS MicroTec拥有六十多年的历史，是半导体行业领先的微结构工艺设备制造商，产品涵盖光刻、涂胶/显影、晶圆键合、光刻掩膜版清洗等诸多半导体、微加工相关领域。SUSS晶圆键合系统主要包括XB8、SB6/8Gen2、XBS200、XBS300、XBC300 Gen2等系统，最大晶圆尺寸304.8 mm（12英寸），对准精度≤500 nm，能够满足包括共晶、直接键合等各种晶圆键合工艺需求。

国内设备起步晚，国内键合设备技术发展方向由手动向半自动转换，国内没有多模块集成的晶圆键合设备，与国外设备代差距较大。上海微电子装备（SMEE）有独立对准、键合、解键合等设备，SWB系列晶圆键合设备用于有机胶键合、玻璃浆料键合、共晶键合、阳极键合等工艺。SWA系列晶圆对准设备对准精度≤±2 μm。苏州美图开发的阳极晶圆键合设备，最大键合压力10～30 kN，最高温度450 ℃。中国电科2所研制真空晶圆键合系统对准精度≤1 μm，键合温度均匀性≤±1%（FS），设备达到国内先进水平（如图2所示）。

3 我国晶圆键合设备的研发现状

晶圆键合设备是进入壁垒很高的产业，对于光学系统、图像处理与识别、高精度晶圆平行移动等技术的要求极高。国内的众多设备厂家因自身的人才、技术、设备、材料和资金等各方面因素的制约，无力进行设备持续的研究和改进，与国外同行之间的技术和实力的差距有扩大的趋势，晶圆键合产品在技术性能、质量可靠性、稳定性等方面存在很大的不足。目前，国内晶圆级键合技术主要受限于国内器件设计与工艺、设备稳定性与精确度等领域的基础理论与关键技术的发展水平。

3.1 技术性能

目前国内生产的最好的设备对准精度为±2 μm，与国外设备差距较大，EVG对准精度≤50 nm。键合温度均匀性规格书≤±1%（FS），实际能达到≤±0.6%。

目前在晶圆级封装行业内，临时键合技术的使用已经比较成熟，但都是厚度都在100 μm以上的单层硅通孔（TSV）结构，受限于临时键合材料，暂不能做到更薄。临时键合稳定的另一面是解键合和清除残胶更加麻烦，需要更长时间去除残胶，键合的稳定和解键合残胶的易清洁之间的平衡，还需要更长时间去解决。

国外设备自动化程度可满足大生产线需求，国内设备差距很大。

3.2 质量可靠性

国外设备键合热台使用寿命长、密封可靠性高，加压气液缸、检测传感器、卡盘等关键件可靠、耐用，设备一致性、长期使用稳定性好，加热台互换性良好。国内设备、键合加热台等部件一致性差，稳定性不好，缺乏关键零部件持续攻关及工艺深度结合。

3.3 研发模式及投入

我国设备行业与国外行业领军企业的研发模式有很大不同。以半导体装备龙头企业AMSL为例，在全球范围内与优势单位、头部企业合作，实现优势互补、强强联合，分布在全球的700多家供应商提供的功能模块和单元组件贡献了AMSL光刻设备约85％的外购成本。AMSL能专注于自身独特的能力优势，集成世界范围内最专业的制造商来设计、研发与制造光刻机，与比利时的IMEC光刻研究中心保持着长期合作关系，依靠强大的研发实力引领市场、开拓创新，拥有庞大且涉及多学科多领域的高科技研发团队，每年用于研发的费用数以亿计。自2015年以来，AMSL的研发人数占员工总数的比例一直维持在35％左右，研发人员逐年递增，2018年达8 500多人[15]。国内装备研制企业与零部件生产商配合不紧密，产学研合作脱节，研究方向不专注，高端人才缺乏，研发投入不够，缺乏长期战略投入，造成与国外高端核心装备的技术差距较大。

4 晶圆键合设备技术发展趋势

4.1 向全自动多工艺集成方向转换

设备由单一工艺段设备逐步全自动多工艺集成方向转换，表现出高集成度特点。近年来半自动晶圆键合设备市场份额在逐渐下降，全自动晶圆键合设备市场份额逐年在提高。集束型晶圆键合设备由若干功能不同的工艺腔构成，会产生大量与工艺相关的数据，每个工艺腔内布置大量检测不同物理量的传感器，在设备运行期间还会产生大量数据。通过使用合适的数据处理方案处理上述海量数据，可有效地反馈至各部分设计人员，从而辅助设备设计以及器件控制方案。对集成型先进封装键合设备而言，生产过程较复杂，而腔室之间处理晶圆的片数、时间也不相同，导致腔内机械手时域作业调度方案优劣在很大程度上会影响集束型设备生产效率以及设备运作流畅性，因此科学地设计集束型设备生产过程模型以及机械手调度算法对生产效率至关重要[16]。此外，国际IC装备和材料协会（SEMI）针对集束型装备控制软件（CTC）的控制软件正向标准化、通用化控制系统发展，符合国际标准CTC的控制软件是国际上IC装备控制系统的通用解决方案。因此，为使晶圆键合设备可以进入标准化生产线，需要针对SEMI标准设计CTC软件。

4.2 向3D集成技术领域转化

设备由MEMS领域应用转化到3D集成技术领域，表现出高对准精度特点。大多数对准、键合工艺都源于微机电系统（MEMS）制造技术，但应用于3D集成的对准精度要比传统MEMS对准精度提高5～10倍，目前设备对准精度已经达到亚微米级。实现晶圆级对准的方法有顶部对准或者底部对准（TSA/BSA）、红外透射对准（IR）、片中间对准（ISA）/面-面对准、背对背对准（如图3所示）。顶部对准或者底部对准采用一组物镜，这种方法要求一片晶圆是透明的或具有一定的透光性，从上侧或者下侧都可以看到上下两个晶圆的标识（Mark）点。红外透射对准技术广泛应用于3D IC晶圆级键合领域，能够实施对Mark进行测量实时成像，多次对准，进一步提高对准精度。红外透射对准的优点是可实时成像，多次对准；缺点是对准精度与晶圆的厚度相关，波长选择与材质和厚度相关，并且随着厚度增加，成像质量下降，叠层晶圆出射面的粗糙度与红外透射对准精度也相关。背对背对准需要双面光刻，或者背面光刻。

当上述方式都不满足对准要求时，可以采用片中间对准（ISA），这种对准方式的主要缺点是需要对准的晶圆Z 方向的间距大。EV Group采用SmartView对准系统。

设备由MEMS领域应用转化到3D集成技术领域，表现大压力高温度均匀性特点。键合台由金属加热器向陶瓷加热器转化，进一步提高温度均匀性及耐磨性。晶圆尺寸由203.2 mm（8英寸）转向304.8 mm（12英寸），低温直接键合增多，键合压力增大至100 kN。

总之，晶圆键合设备在后摩尔时代表现出来高集成、高精度、大压力高温度均匀性、高动态和智能化的特点，晶圆键合设备在3D集成技术应用前景极具优势。

5 结束语

为提高我国在先进封装技术领域的自主研发创新能力，建议针对半导体芯片产业链对高质量、高可靠性先进封装键合的迫切需求，开展晶圆级同质/异质封装键合基础理论及关键技术研究，重点探索突破封装键合的界面理论与工艺优化方法、复杂精密晶圆级封装系统设计原理与关键技术、高动态高精度晶圆封装系统检测控制理论与技术、集束型封装复杂生产过程优化控制理论与技术等发展瓶颈，构建晶圆级先进封装同质/异质键合理论与技术体系。