AI、HPC等技术迅速发展，对半导体性能与功耗提出了更高要求，而传统封装技术难以满足AI时代的需求，半导体先进封装技术迎来大显身手的时刻，吸引多家半导体大厂积极布局。最新消息显示，博通宣布先进封装技术取得新进展。
博通推出首个3.5D F2F封装技术，满足AI计算需求
近期，博通在官网宣布推出其3.5D eXtreme Dimension系统级（XDSiP）封装平台技术。这是业界首个3.5D F2F封装技术，在单一封装中集成超过6000mm的硅片和多达12个HBM内存堆栈，能满足AI芯片的高效率、低功耗的计算需求。
图片来源：博通
据悉，训练生成式AI模型所需的巨大计算能力依赖数以十万个甚至百万个XPUs加速器组成的大型集群。这些XPUs需要越来越复杂的计算、内存和输入/输出（I/O）能力的集成，以实现必要的性能，同时最大限度地降低功耗和成本。
博通指出，摩尔定律和传统工艺缩放等方法已难以满足这些需求。因此，先进的系统级封装（SiP）集成对于下一代XPUs至关重要。在过去十年中，2.5D集成技术（涉及在中间层上集成多达2500平方毫米的硅片和最多8个HBM模块）已被证明对XPU开发具有重要价值。然而，随着新的、越来越复杂的大型语言模型（LLMs）的出现，它们的训练需要3D堆叠以实现更好的尺寸、功耗和成本效益。因此，结合了3D硅片堆叠和2.5D封装的3.5D集成技术，有望成为未来十年下一代XPUs的首选技术。
博通F2F技术直接连接顶层金属层，提供了密集且可靠的连接，具有最小的电气干扰和卓越的机械强度。博通表示，公司与客户紧密合作，在台积电和EDA合作伙伴的技术和工具基础上，创建了3.5D XDSiP平台。通过垂直堆叠芯片组件，博通的3.5D平台使芯片设计师能够为每个组件选择合适的制造工艺，同时缩小中间层和封装尺寸，从而在性能、效率和成本方面实现显著提升。
目前，博通正在开发超过五款3.5D产品，其大多数消费者AI客户已采用3.5D XDSiP平台技术，并计划从2026年2月开始量产发货。
AI赛道火热，先进封装技术涌现
AI浪潮下，先进封装技术不断涌现，吸引众多厂商布局，除了博通之外，台积电、三星、日月光、英特尔等厂商也在积极推动先进封装技术发展。
台积电CoWoS先进封装当前正备受市场青睐，与此同时，台积电还将大力发展SoIC封装技术，据悉，台积电目前已经整合封装工艺构建3D Fabric系统，其中分为3个部分：3D堆叠技术的SoIC系列、先进封装CoWoS系列以及InFo系列。其中，SoIC处于前段封装，于2018年4月公开，是台积电基于CoWoS与多晶圆堆叠(WoW)封装技术开发出的新一代创新封装技术，这标志着台积电已具备直接为客户生产3D IC的能力。该技术于2022年就已经开始小量投产，而且台积电计划2026年产能扩大20倍以上。此外，今年11月媒体报道，台积电在中国台湾南科圈地30公顷，将首度打造“先进供应链专区”。据悉，该专区将以先进封装为主，全力支持未来嘉义厂（AP7）与台南厂（AP8）的CoWoS/SoIC产能。
今年7月媒体报道，三星电子正在开发面向AI半导体芯片的新型3.3D先进封装技术。三星概念图中，GPU（AI计算芯片）与LCC缓存通过垂直堆叠的方式形成一个整体，与HBM内存进行互联。在两者之间使用硅桥芯片来直接连接裸晶，而在铜RDL重布线层上引入了透明介质来代替价格更高的硅中介层。这种设计能够在不牺牲芯片性能的前提下降低22%的生产成本。此外，三星电子还计划在其3.3D封装技术中引入面板级（PLP）封装。大型方形载板将取代面积有限的圆形晶圆，从而进一步提高封装生产效率。
图片来源：三星
日月光在今年3月宣布推出小芯片（Chiplet）新互联技术，以应对人工智能发展带来的多样化小芯片整合设计和先进封装。该技术通过微凸块(microbump)技术使用新型金属叠层，可将芯片与晶圆互联间距大幅缩小。日月光表示，提升小芯片级互联技术可开拓应用领域，除了AI芯片之外，也可扩展至手机应用处理器、MCU微控制器等关键芯片。
今年1月，英特尔宣布3D Foveros先进封装技术已在美国新墨西哥州Fab 9开始大规模生产。资料显示，Foveros技术旨在将两个或多个芯片组装在一起，进行横向和纵向之间的互连，进一步降低凸点间距。该技术通过巧妙的设计，可以通过将存储堆叠在活动组件之上来显著改善某些组件的延迟和带宽。产品可以分成更小的小芯片 (chiplet) 或块 (tile)，其中 I/O、SRAM和电源传输电路在基础芯片中制造，高性能逻辑小芯片或块堆叠在顶部。Foveros在芯片内实现极低功耗和高密度的芯片间连接，最小化了分区的开销，能够为每个区块选择理性的芯片工艺，并保障了成本和性能提升，简化了SKU（库存量单元）的创建，更容易定制且更快速地上市。
图片来源：英特尔
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