今年4月初，负责PCIe接口开发的 PCI SIG 联盟发布了PCIe 7.0 的 0.5 版本，并将其誉为该规范的官方初稿。 该规范要求每通道原始吞吐量达到 128GT/s。分析称 PCIe 7.0 规范预计将于明年发布，然而对于许多试图突破网络结构和加速器网格极限的人工智能芯片商来说，它的发布还不够快。
这种更高的性能将使x16 插槽的双向带宽高达512GB/s。 相比之下，PCIe 6.0 设备在今年晚些时候开始上市时将能够达到256GB/s。
PCIe 7.0 带来的其他改进包括功效、延迟和范围的优化。 第三点很重要，因为随着带宽容量的增加，信号传输的距离会变短。 重定时器可用于清理和扩展信号，但它们确实会增加延迟。 这就是为什么我们倾向于在现代GPU 系统上看到每个加速器至少有一个重定时器。
然而PCIe 7.0规范的真正优势仍然是带宽。 虽然支持 PCIe 6.0 的应用处理器还没有上市，但人工智能设备供应商已经在突破当前规范的极限。PCIe 6.0 x16 提供的带宽刚好足以支持单个800Gb/s NIC。对于试图更快地扩展系统的人工智能硬件投手来说，这是一个问题。 例如，英特尔通过将以太网直接集成到其Gaudi 加速器中，绕过了整个问题。 这些连接用于芯片到芯片和节点到节点的通信。
与此同时，Nvidia已开始将PCIe 交换机封装到其NIC 中，以克服现代CPU 芯片组的瓶颈和通道限制。 据悉其三月在GTC 上推出的最新ConnectX-8 卡将配备超过32 条 PCIe 6.0 通道。 这样做是为了防止系统处理器（其PCIe 通道数量有限且尚不支持PCIe 6.0）成为 GPU 与网络其余部分之间的通信瓶颈。
然而，Nvidia并没有止步于800G。 2023 年末推出的 200G 串行器/解串器为支持1.6Tb/s 端口的102.4Tb/s 交换机打开了大门。Nvidia 的路线图计划从2025 年开始使用200G SerDes 发布能够达到1TE+ 速度的网络设备。虽然，利用它们将需要更快的NIC 和更多 PCIe带宽。
PCIe 7.0 可以解决这个问题。但如我们所见距离PCIe 6.0 规范最终确定已经过去两年了，我们现在才开始看到产品利用它。 这表明，假设该规范按预期于2025 年正式发布，第一个PCIe 7.0 套件最快可能会在2027 年批量上市。
虽然 PCIe 7.0 似乎无法及时满足Nvidia 的需求，但它将为一些Compute Express Link (CXL) 应用打开大门。缓存一致性互连技术 cache-coherent interconnect 于 2022 年末和 2023年初随 AMD 第四代 Epyc 和英特尔 Sapphire Rapids 平台推出。到目前为止，它主要限于三星、Astera Labs 和美光的内存扩展模块。
这些模块允许通过PCIe 插槽添加额外的DDR 内存，CXL 协议搭载在该插槽上。 这些模块确实会产生大致相当于 NUMA 跳数的影响，但更大的限制与内存带宽有关。 PCIe 5.0 x16 只能为大约两条 5,600MT/s DDR5 内存通道提供足够的带宽。
CXL 2.0 添加了对切换的支持。 其中一个应用是为多个主机提供服务的内存设备，有点像DDR 的网络附加存储服务器。 同时，CXL 3.0 兼容系统增加了对交换结构的支持，这应该允许外围设备在没有主机处理器参与的情况下相互通信。
所有这些功能都将大大受益于PCIe 7.0 的更高带宽。 话虽如此，CXL 3.0 和 PCIe 7.0 还不足以取代Nvidia 的 NVLink或 AMD 的 Infinity Fabric 等互连结构，它们在短期内分别能够达到 1.8TB/s 和 896GB/s。
为此，PCI SIG 要做的不仅仅是每三年将规范的逐代带宽增加一倍。 与此同时，Lightmatter、Celestial 和 Ayar Labs 等硅光子初创公司正在推动利用光互连外围设备和小芯片的替代方法，以寻求更高的速度。 Ayar Labs在今年的OFC上业界首款符合 CW-WDM MSA 标准的 16 波长光源，该光源可以驱动256 个光学载波并实现16 Tbps 的双向带宽。
https://www.theregister.com/2024/04/03/pcie_70_draft/
https://pcisig.com/specifications/pcie-70-specification-version-03-now-available-members
