简介
随着半导体器件的不断缩小和复杂化，对封装中的多系统和异构集成的需求日益增长。这涉及将具有各种功能（逻辑、内存、传感器等）的不同芯片或芯片组集成到一个封装中。![]()
图 1 a 封装基板顶部薄膜层的多系统和异构集成（2.1D）。b 无 TSV 内插件的多系统和异构集成（2.3D）。1） 在一个封装基板上集成多个芯片/微芯片，并带有薄的再分布层（2.1D）2） 在无通孔的硅或玻璃中间件上集成多个芯片/微芯片（2.3D） 3） 在带硅通孔（TSV）的中间件上集成多个芯片/微芯片（2.5D/3D）本文将重点介绍使用 TSV interposer的 2.5D 和 3D 集成方法。TSV 是一种穿过硅片的垂直电连接，允许芯片或interposer的上下两面进行通信。TSV 由 William Shockley 于 1958 年首次发明并获得专利（图 2a）。芯片上有数百万个连接晶体管的微小通孔或触点（图 2b），而 TSV 则大得多，直径约为 5-10 微米。![]()
图 2 a TSV 专利 b 芯片中的微小通孔（金属触点）（非 TSV）1） 先通孔： 在晶体管之前在裸硅芯片上形成 TSV2） 中间通路： 在晶体管之后、金属层之前形成的 TSV（图 3）3） 从正面最后形成的通孔： 金属化后从正面形成的 TSV4） 从背面最后形成的通孔： 金属化后从背面形成的 TSV（图 5）![]()
图 3 TSV 中间通孔工艺
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图 4 TSV 中间通孔工艺示例
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图 5 TSV 最后通孔（从背面）工艺![]()
图 6 TSV 最后通孔（从背面）工艺示例TSV interposer主要有两种类型：无源和有源。无源interposer只是带有 TSV 和再分布层 （RDL） 的硅。它们用于 2.5D 集成。有源interposer除了 TSV/RDL 外，还像普通芯片一样集成了晶体管。它们用于三维集成，更为复杂。本文重点介绍无源interposer制造和 2.5D 集成，后者更为常见。不过，本文也展示了 UCSB/AMD（图 7）、Intel（图 8、9）、AMD（图 10）和 CEA-Leti （图 11）等公司的一些有源内插器和 3D 集成实例。![]()
图 7 采用有源 TSV-interposer 的多系统和异构集成（UCSB/AMD）![]()
图 8 采用有源 TSV-interposer 的多系统和异构集成（英特尔的 Lakefield 处理器）![]()
图 9 采用有源 TSV-interposer 的多系统和异构集成（英特尔 Ponte Vecchio GPU）![]()
图 10 采用有源 TSV-interposer 的多系统和异构集成（AMD 的 3D V-cache 处理器）![]()
图 11 采用有源 TSV 互连器的多系统和异构集成（CEA-Leti 的 INTACT）无源插层制造的两个关键步骤是形成 TSV 和形成 RDL 层。这一过程（图 12）首先是在硅表面形成绝缘的 SiNx/SiOx 层。光刻之后，通过深反应离子蚀刻 （DRIE） 将 TSV 蚀刻到硅中。然后在 TSV 孔内衬垫绝缘的 SiOx 层和 Ta 等阻挡层。然后用电镀铜（Cu）填充 TSV。最后，化学机械抛光 （CMP） 去除表面多余的铜。图 13 显示了以这种方法制造的 TSV 的截面 SEM 图像。![]()
图 12 TSV 制作工艺流程
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图 13 TSV 横截面的 SEM 图像在interposer上形成 RDL 的方法主要有两种：![]()
图 15 IZM 使用 BCB 聚合物的 RDL沉积二氧化硅介质
在二氧化硅上绘制和蚀刻通孔/沟槽
沉积阻挡层（Ta/TaN）和铜种子层
电镀铜以填充通孔/沟槽
CMP 去除多余的铜
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图 16 用铜大马士革法制造 RDL 的工艺流程大马士革工艺可以获得更精细的特征，但聚合物工艺成本较低。图 15 和 18 显示了截面示例。在这两种工艺中，最后都要进行凸点下冶金 （UBM），以便将中间件凸点到芯片或封装基板上。![]()
图 17 用双铜大马士革法制造 RDL 的工艺流程![]()
图 18 用铜大马士革法制造的 RDL 横截面的 SEM 图像在interposer芯片正面形成 TSV 和 RDL 后，就开始背面加工（图 20）。将芯片暂时粘合到载体上，然后进行研磨，并蚀刻背面的硅，以露出 TSV 铜。沉积低温电介质，然后用 CMP 研磨背面，露出 TSV 铜尖端。可选择添加背面 RDL。通过沉积 UBM 层和电镀焊接凸点（C4 凸点），为凸点背面做好准备。![]()
图 19 SEM/FIB 显示 RDL1 和 RDL2 之间的短路。RDL1 和 RDL2 之间的钝化层厚度小于 1 μm![]()
图 20 2.5D/3D 集成电路集成的常规工艺流程（封装基板上的互插芯片上的芯片）![]()
图 21 背面铜露出和 UBM/焊锡电镀工艺流程![]()
图 22 TSV 铜显露。左：硅干蚀刻前。右图 硅干蚀刻、低温 SiN/SiO2、隔离层、阻挡层和种子层去除 （CMP） 之后然后将芯片临时粘合到另一个载体上（面朝下）。
移除第一个载体后，芯片或芯片组就可以组装到interposer的正面。具体做法是在芯片/chiplet上的 UBM 焊盘上涂抹助焊剂，并回流微凸块（带焊帽的铜柱），以实现芯片到芯片的装配。
在chiplet和interposer之间进行欠填充后，移除第二个临时载体。然后，将装有组装好的芯片的重组interposer芯片切割成单个碎片或 "集成模块"。然后，通过重新填充中间膜背面的 C4 凸块，将这些模块组装到封装基板上。既然我们已经介绍了interposer的制造，那么让我们来看看一些使用无源interposer进行 2.5D 异构集成的商业实例：最早的 2.5D 集成系统之一，在 TSV 内插芯片上集成了 ASIC、存储器、MEMS 和无源元件。![]()
图 23 CEA-Leti 的 SoW（2.5D 集成电路集成的起源）台积电于 2011 年发布的 CoWoS 技术将逻辑芯片和存储芯片集成在硅插芯上，然后再安装在封装基板上。3) 赛灵思/台积电 FPGA（图 24、25、26） 为了提高制造良率，一个大型 FPGA 芯片被分割成四个较小的芯片，集成在台积电的 CoWoS 中间件上。28nm 中间件有超过 200，000 个 45um 间距的微凸块连接芯片。![]()
图 24 Xilinx/TSMC 用于 FPGA 的 CoWoS![]()
图 25 Xilinx/TSMC 的 CoWoS（6-2-6 构建封装基板）![]()
图 26 Xilinx/TSMC 的 VIRTEX![]()
图 27 Altera/TSMC 的 CoWoS4) 配备 HBM 的 AMD GPU（图 28、29）
AMD 2015 年推出的 Radeon R9 Fury X GPU 在联电的 2.5D 插件上集成了一个 28nm GPU chiplet 和四个 HBM（高带宽内存）立方体，并安装在有机基板上。![]()
图 28 AMD/UMC 的 GPU（斐济）![]()
图 29 AMD/UMC GPU 模块的 SEM 图像5) 英伟达™（NVIDIA®）P100 GPU（图 30、31）英伟达 2016 年推出的 Pascal P100 GPU 采用台积电更大的 CoWoS-2 中间件（1200 平方毫米），将 16 纳米 GPU 与四个 HBM2 堆栈集成在一个基板上。 ![]()
图 30 英伟达/台积电的 P100![]()
图 31 NVidia/TSMC P100 的 SEM 图像6) 采用深沟电容器的台积电 CoWoS（图 32）为改善功率传输，台积电在中间件中集成了深沟槽电容器，用于高性能计算应用。![]()
图 32 a 带有深沟槽电容器的 TSMC CoWoS。b 电容密度与电压的关系 c 漏电流密度与电压的关系同样，三星在 2.5D 夹层中集成了叠层电容器，以降低高频率下的电源阻抗。![]()
图 33 三星的多系统和异构集成。a 2.5D 内含 ISC。b 埋入的 ISC在 TSV interposer的规一化的PDN阻抗![]()
图 34 Graphcore 的 IPU（智能处理单元）处理器![]()
图 35 多系统和异构集成（富士通的 CPU）
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图 36 三星的 I-Cube4
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图 37 三星的 H-Cube
随着芯片和存储器变得越来越复杂，为提供更多的 I/O 连接，TSV interposer的尺寸也在不断增大。这带来了一些挑战：为了减少基板翘曲，Samsung 建议在大型interposer和封装基板之间使用较小的细间距基板（图 37）。![]()
图 38 多系统和异构集成（三星的 MIoS）对于非常高性能的应用，需要在中间膜和芯片/基板之间使用更细间距的互连器件：![]()
图 39 IBM 多系统和异构集成（TCB）![]()
图 40 IBM 多系统和异构集成（混合键合）大家对将激光器、调制器和光纤接口等光电子器件与电子器件集成在同一封装内的兴趣与日俱增。一些方法包括：弗劳恩霍夫（图 43）和富士通（图 44）展示了使用这种方法的实例。![]()
图 41 ASIC、EIC 和 PIC 通过无源 TSV 互连器实现异构集成（并排连接）![]()
图 42 ASIC、EIC 和 PIC 与 TSV-interposer 的异构集成（三维堆叠）
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图 43 用于 Tb/s 光互连的 Fraunhofer 三维硅基光电子interposer
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图 44 富士通的玻璃集成电路，TGV 内填充导电膏作为硅interposer的替代品，一些公司已经开发出含有穿透玻璃孔 （TGV） 的玻璃内插器：传统的 TGV 金属化方法是沉积一层种子层，然后电镀铜。乌尔姆莱布尼茨大学展示了另一种完全无电解铜填充工艺（图 47）。![]()
图 45 Dai Nippon/AGC 用于 AiP 的玻璃interposer![]()
图 46 a 玻璃有源interposer示意图。b 制作的样品。c 玻璃有源interposer和硅有源interposer上各种迹线的插入损耗/毫米。![]()
图 47 汉诺威莱布尼茨大学/乌尔姆大学的无电解玻璃interposer使用带有集成器件的有源插层，以提高复杂性（图 11）
在中间膜两侧集成芯片
采用较低模量的底部填充物（<3GPa），以减少大型interposer设计中的开裂现象
针对超大封装基板（>70 毫米）进行适当的结构设计
考虑深沟电容器等集成功率传输元件
通过利用先进的interposer和封装技术，系统设计人员可以不断突破性能和集成度的极限，满足人工智能、高性能计算、通信等新兴应用的需求。[1]J.H.Lau,Chiplet Design and Heterogeneous Integration Packaging. 第1 版。新加坡Springer,2023.[Online].Available: https://doi.org/10.1007/978-981-19-9917-8
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