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王成君 张彩云 张辉 刘红雨 薛志平 李早阳 乔丽
（东南大学机械工程学院 中国电子科技集团公司第二研究所 西安交通大学）
摘要：
半导体产业对国防安全和国民经济发展意义重大，高端半导体装备也是国外对华技术封锁的重点领域。混合键合技术作为微电子封装和先进制造领域的一种新型连接技术，已经成为实现芯片堆叠、未来3D封装的一项关键技术，是实现高性能、高密度和低功耗芯片设计的关键技术之一。分析了Chiplet晶圆混合键合技术应用背景，梳理了典型工艺及设备研究的现状，并展望了晶圆混合键合技术发展趋势。
半导体技术已进入人工智能时代，主要应用于计算存储、网络信息、大数据云计算。计算速率提升的效率，决定着人工智能时代的智力。智能应用将改变整个世界，包括生活方式、工作方式、医疗健康、国家安全等。人工智能2023年的市场容量为177亿美元，2032年将达到2 745亿美元，年复合增长率36.8%。人工智能应用导致在边缘/终端对算力产生巨大的需求，人工智能需要半导体技术朝着高算力、低功耗、高密度方向发展（如图1所示）。
半个世纪以来，集成电路产业一直遵循着摩尔定律所预测的路线高速发展[1]，晶体管特征尺寸持续微缩，可使更多的器件和功能集成到一个芯片上，逐渐形成了今天智能手机和服务器的片上系统（SoC）形态。随着芯片功能的复杂化，为了延续摩尔定律，SoC芯片的成本正在大幅提高，与此同时，功耗墙、存储墙、散热墙等一系列芯片性能卡点问题也日益凸显，单纯依靠提升工艺节点来提升芯片性能的方法已经无法充分满足“大算力时代”的发展要求。
随着半导体技术的持续演进，传统的二维芯片缩放规则受到材料及光刻机光源的物理极限挑战，晶体管1 nm以后就接近原子尺寸，持续发展需要有新的材料或者新的物理规则。EUV光刻机波长13.5 nm，十几个原子的尺度，也接近光学系统的极限。2015年后摩尔定律在微小化方面的推进速度放缓，如图2和图3所示。
光刻机光罩尺寸限制着芯片向大尺寸发展，如图4所示，NvidiaA100、NvidiaH100、AMD MI210、微软Maia100芯片面积都是800 mm2左右。
芯片越大良率越小，单个芯片面积300 mm2良率不足20%，如图5所示。
为了继续保持计算性能和存储密度的增长趋势，业界将重点从2D缩放转向3D缩放，开始转向三维集成电路设计与封装技术的研发[2-3]。混合键合技术就是在这样的背景下应运而生，作为一种创新的互连解决方案，通过将不同功能的芯片或晶圆以垂直堆叠的方式进行集成，芯片制造商将可实现的互连间距从铜微凸块中的35 μm跃升至1 μm 。这可以将信号延迟降低到可以忽略不计的水平，并实现小而薄的封装和快而温的内存处理速度，从而达到更高集成度、更快传输速度以及更低功耗的目的。
混合键合技术作为微电子封装和先进制造领域的一种新型连接技术，已经成为实现芯片堆叠、未来3D封装的一项关键技术，是实现高性能、高密度和低功耗芯片设计的关键技术之一[4-5]。
AMD最大芯片Instinct MI300采用Chiplet（芯粒）设计，拥有13个小芯片，晶体管数量高达1 460亿个，如图6和图7所示。其中许多基于3D堆叠，拥有24个Zen4CPU内核，并融合了CDNA图形引擎，以及共享的统一内存池，包括Infinity Cache高速缓存和8个HBM共享内存设计，总体而言，该芯片拥有1460亿晶体管，超过了英特尔1000亿晶体管的PonteVecchio。AMD MI300提供的AI性能和每瓦特性能是上代产品Instinct MI250的8倍和5倍，可以将Chat GPT和DALL-E等超大型AI模型的训练时间从几个月减少到几周，从而节省数百万美元的电力。当前一代Instinct MI250为世界第一台百万兆级超级计算机Frontier提供动力，Instinct MI300为即将推出的美国新一代200亿亿次的EI Capitan超级计算机提供动力。
Instinct MI300采用了2.5D Si转接板+3D混合键合的3.5D技术，是其最重要核心技术。
英伟达、AMD几种典型Chiplet互连密度及峰值带宽参数对比见表1。2023年10月7日美国对高性能计算芯片于我国限制出口，以英伟达A100指标作为标准。限制指标：带宽大于600 GB/s，双精度峰值算力大于19.5 TFLOPS。
异质晶圆混合键合机用于晶圆级3D互连、高带宽存储器HBM和三维堆叠背照式图像传感器。异构集成电气互连的C4 bumps的间距由400 μm迈进到80 μm，微凸点（μ-bumps）的间距由60μm迈进到20 μm，Bump-less的间距由10 μm迈进到1 μm，如图8所示。混合键合是异构集成中的关键转折，通过提高互连密度实现高速、高带宽和良好的电源效率，无凸点3D集成技术可实现超高密度的芯片垂直互连，继续推动芯片向高性能、微型化和低功耗方向发展。由于互连间距低至1 μm，良率达到100%，互连密度提升极高。同时需要避免金属污染，以及设备具备良好的洁净度，对设备提出了对准精度≤200 nm、键合强度≥1.5 J/m2（硅片键合后退火）、对准校验精度＜±15 nm、颗粒物增加（等离子）≤20个@0.12μm/≤3个@1μm等技术要求。需要解决深亚微米高精密晶圆对准、电容耦合表面等离子体活化、高精度运动平台控制与测试、高精度红外对准校验等技术难题。
1 产品工作原理简述
混合键合的技术原理主要是通过结合不同键合方法的优点，将熔合键合和金属扩散键合结合为一个过程的键合过程[6]。该技术基于具有集成熔合键的两个金属层的热压键合。在这个过程中，首先使用熔合或直接键合工艺在低温下键合电介质，当退火时，在较高温度下，金属扩散键发生。如图9所示，关键工艺步骤为：金属（Cu）凹陷3 nm等离子体表面活化；氧化物与氧化物在室温下的初始键合；加热关闭碟形间隙（金属CTE>氧化物CTE）（可选）；退火（例如，300 ℃/0.5 h），无外部压力。
混合键合工艺的主要是应用于先进的三维器件堆叠以及CMOS图像传感器，可实现更高的封装密度、更强的机械性能和更好的热稳定性[7]。
混合键合设备是在半导体器件中用于实现芯片间直接电连接的关键工具。这种技术通过结合金属键合和非导电黏合剂（如氧化物或聚合物）的方法，在微观尺度上实现芯片间的直接电连接，同时提供优异的电气性能和热管理能力。混合键合技术在2.5D和3D封装领域尤为重要，因为它允许更高的集成密度、更短的互联距离和更低的成本。
混合键合设备的工作原理是基于两个或多个芯片的金属垫（Metal Pads）对准并连接起来。这个过程通常涉及使用细金属线或其他导电材料来形成微小的连接点，这些连接点在微观级别上实现了芯片之间的直接电连接。操作流程包括芯片的准备、对齐、键合和测试等步骤，以确保连接的可靠性和性能。
1 产品工作原理简述
混合键合的技术原理主要是通过结合不同键合方法的优点，将熔合键合和金属扩散键合结合为一个过程的键合过程[6]。该技术基于具有集成熔合键的两个金属层的热压键合。在这个过程中，首先使用熔合或直接键合工艺在低温下键合电介质，当退火时，在较高温度下，金属扩散键发生。如图9所示，关键工艺步骤为：金属（Cu）凹陷3 nm等离子体表面活化；氧化物与氧化物在室温下的初始键合；加热关闭碟形间隙（金属CTE>氧化物CTE）（可选）；退火（例如，300 ℃/0.5 h），无外部压力。
混合键合工艺的主要是应用于先进的三维器件堆叠以及CMOS图像传感器，可实现更高的封装密度、更强的机械性能和更好的热稳定性[7]。
混合键合设备是在半导体器件中用于实现芯片间直接电连接的关键工具。这种技术通过结合金属键合和非导电黏合剂（如氧化物或聚合物）的方法，在微观尺度上实现芯片间的直接电连接，同时提供优异的电气性能和热管理能力。混合键合技术在2.5D和3D封装领域尤为重要，因为它允许更高的集成密度、更短的互联距离和更低的成本。
混合键合设备的工作原理是基于两个或多个芯片的金属垫（Metal Pads）对准并连接起来。这个过程通常涉及使用细金属线或其他导电材料来形成微小的连接点，这些连接点在微观级别上实现了芯片之间的直接电连接。操作流程包括芯片的准备、对齐、键合和测试等步骤，以确保连接的可靠性和性能。
2 晶圆混合键合工艺及设备发展现状
2.1 晶圆混合键合工艺发展现状
2.1.1 台积电的混合键合
图10~图12显示了前端台积电的集成芯片系统（SoIC）以及采用倒装芯片技术的传统3D IC集成[8]。可以看出，SoIC和3D IC集成之间的关键区别在于SoIC是无凸点的，并且小芯片之间的互连是Cu到Cu的混合键合。SoIC的封装工艺可以是晶圆对晶圆（WoW）、芯片对晶圆（CoW）或芯片对芯片（CoC）混合键合。
由于SoIC小芯片是垂直混合键合的，倒装芯片是2D并排组装的，SoIC技术比倒装芯片技术具有更好的电气性能。由图可以看出，SoIC技术的插入损耗几乎为零，远小于倒装芯片技术的插入损失。SoIC可以降到密度极高的超细间距。SoIC的另一个优点是没有来自精细间距倒装芯片组件的芯片—封装交互可靠性问题。
图13是一种面对背混合键合，键合间距仅为9 μm。图14显示了Graphcore的IPU（智能处理单元）处理器的Cu-Cu无凸点SoIC混合键合，这是一种面对面的混合键合。
2.1.2 索尼的CIS混合键合
索尼是第一个在大批量制造（HVM）中使用无凸点低温Cu-Cu DBI的公司[11-12]。索尼为三星GalaxyS7生产了IMX260背面照明CMOS图像传感器（BICIS），该传感器于2016年发货。电气测试结果表明，它们坚固的Cu-Cu直接混合键合实现了显著的连接性和可靠性，图像传感器的性能也非常出色。IMX260 BI-CIS的俯视图和横截面图如图15所示。可以看出，与索尼的ISX014堆叠式相机传感器不同，TSV被消除，BI-CIS芯片和处理器芯片之间的互连通过Cu-Cu DBI实现。信号来自封装基板，具有与处理器芯片边缘的引线键合。
通常，晶圆对晶圆的键合是针对两个相同尺寸的晶圆。在索尼的案例中，处理器芯片略大于像素芯片。为了完成晶圆对晶圆的键合，像素晶片的一些区域必须被浪费，但它可以用于引线键合焊盘。
-Cu DBI的封装过程始于晶圆的表面清洁、金属氧化物去除和SiO2活化（通过湿法清洁和干法等离子体活化），以获得高键合强度。然后，光学对准，将晶片放置在室温和典型的洁净室气氛中接触。第一次加热退火（100~150 ℃）旨在加强晶片SiO2表面之间的键合，同时最大限度地减少由于Si、Cu和SiO2之间的热膨胀失配而导致的界面应力。然后，施加更高的温度（300 ℃）和压力（25 kN）30 min，以在界面处引入Cu扩散和在键界面上的晶粒生长。键合后退火在N2大气压下为300 ℃，持续60 min。该过程可使Cu和SiO2同时形成无缝键合。
图16显示了索尼未来的CIS技术，Cu-Cu混合键合在三个晶圆上运行（像素、像素并行和逻辑），可证明键间距能降至1.5 μm[13]。
2.1.3 英特尔的混合键合
2020年8月，英特尔展示了一种混合键合技术及其FOVEROS以及传统的微凸点倒装芯片技术，他们称之为FOVEROS Direct，如图17所示。可以看出，使用混合键合技术(μbμmp与bμmpless)，焊盘间距可以降至10 μm，每平方毫米有10 000个无凸点互连，比采用50 μm间距的微凸块倒装芯片技术的要高出许多倍。
2.1.4 SK Hynix的混合键合
目前，HBM（高带宽存储器）具有TSV、C2微凸点和NCF（非导电膜）。最近，SK海力士展示了通过晶片对晶片Cu-Cu混合键合的DRAM堆叠，如图18所示。
2.2 晶圆混合键合设备发展现状
国外晶圆键合设备研制商主要是奥地利EVG，作为微机电系统（MEMS）、纳米技术和半导体市场晶圆键合和光刻设备的领先供应商，已建立了晶圆键合设备行业标准，其GEMINI FB晶圆键合设备在市场上占有重要地位。EVG GEMINI FB晶圆键合设备是一款全自动的晶圆键合系统，具备高精度的对准和熔融键合功能，已实现高程度的集成度和自动化，主要应用于存储器堆叠、BSI图像传感器、SoC等领域的大规模生产。它支持最大12英寸（300 mm）的晶圆尺寸，可配置最多6个预处理模块，例如清洗模块、低温等离子处理模块、对准验证模块、解键合模块。EVG GEMINI FB采用SmartView NT3对准技术，能够实现小于50 nm的超高对准精度。
国内晶圆键合设备研制单位主要有中国电科2所、华卓精科。中国电科2所的晶圆键合设备支持最大晶圆尺寸8英寸，对准精度≤1 μm，最大键合压力100 kN，最高温度500 ℃，适用Cu/SiO2[15]。华卓精科的晶圆键合设备处于研发阶段。
3 晶圆混合键合技术发展趋势
3.1 3D混合键合堆叠层数逐步增加
高带宽存储HBM和CoWoS先进封装技术已发展多年，直到AI应用爆发才被大量使用。AI时代对算力与存力的需求大幅提升，需要巨大的内存带宽；而AI芯片执行训练和推理任务需要在内存和处理器之间传输大量数据，2.5D/3D技术则可将多个芯片堆叠在一起实现高密度集成，可提升芯片之间的通信效率。预计2026年HBM堆叠层数增加至16层，对晶圆混合键合设备对准校验精度提出更高要求，且能确保互连良率。
3.2 混合键合密度逐年快速提升
硬件算力（HW FLOPS）发展的速度远超存储器，动态存储速率（DRAM BW）、数据传输速率（Interconnect BW）愈发跟不上处理器的数据处理能力，导致逻辑运算的性能与效率受到严重的制约，互连带宽是瓶颈。而GPU与DRAM之间的混合键合是实现高带宽互连打破“存储墙”最有效的技术，混合键合密度逐年快速提升，如图19所示，最新的互连密度已经达到7 000 000个/mm2。互连密度越高就意味着互连的尺寸越小，互连尺寸越小要求的晶圆混合键合对准精度越高，奥地利EVG最新晶圆混合键合设备对准精度已达到50 nm。如果不开展相关技术的突破，将与国外技术差距将进一步扩大[16]。
3.3 出现了硅光芯片等异质晶圆混合键合的新需求
硅光芯片采用异质晶圆混合键合将电芯片与光芯片三维堆叠，损耗低、功耗小、可以实现最高互连密度与最短电互连，成为新的研究热点，需要研制异质晶圆混合键合设备满足工艺需求。
4 结束语
美国对先进封装越来越重视，2022年8月正式生效的《芯片与科学法案》用527亿美元以补贴美国半导体产业，其中包括先进封装领域，以成为先进封装的全球领导者。关键措施有：390亿美元半导体制造基金用于先进制造及先进封装厂，110亿美元的研发基金中有25亿美元专用于先进封装与测试的研究；新增多个高产能的先进封装厂；成立国家先进封装项目办公室（NAPMP)、国家半导体技术中心（NSTC)，两者协调，加强先进封装能力与研究。
为提高我国在Chiplet技术领域的自主研发创新能力，建议针对半导体芯片产业链对高质量、高可靠性先进封装晶圆混合键合的迫切需求，开展晶圆级同质/异质混合键合基础理论及关键技术研究，重点探索突破混合键合的界面理论与工艺优化方法、复杂高精度晶圆混合键合设备设计原理与关键技术、高动态高精度晶圆封装系统检测控制理论与技术、量产型封装复杂生产过程优化控制理论与技术等发展瓶颈，构建晶圆级先进封装同质/异质键合理论与技术体系[17-18]。
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