近日，来自台湾积体电路制造公司（TSMC）的研究团队发表了一项创新研究，宣布他们成功研发出全球首个基于48nm栅极间距的单片互补场效应晶体管（CFET）反相器。这种CFET反相器通过垂直堆叠nFET与pFET，显著提升了晶体管密度，同时改善了器件的电性能和功耗表现。该工作以“First Demonstration of Monolithic CFET Inverter at 48nm Gate Pitch Toward Future Logic Technology Scaling”为题，发表在2024年美国旧金山举办的IEDM大会上。
什么是CFET？
技术突破：48nm栅极间距与垂直堆叠设计
研究团队首次在48nm栅极间距下成功实现了CFET反相器，这一突破标志着未来逻辑器件小型化的新里程碑。具体来说，团队开发了垂直金属化漏极局部互连（vMDLI）技术，用于连接nFET与pFET的公共漏极。此外，他们引入了背面中间连线（MOL）与电源分布网络（BSPDN），有效提高了器件性能与设计灵活性。
独立的阈值电压调控与高效器件集成
为实现高性能器件，研究团队采用了垂直偶极图案化技术，使得nFET与pFET的阈值电压（VT）能够独立调节。这一创新解决了传统工艺中n/p型器件共存的阈值电压匹配难题。
具体而言，研究团队通过在硅纳米片通道周围集成不同的高k介电层与金属栅极材料，实现了对上下堆叠器件的精准阈值电压控制。实验数据显示，采用该技术后，顶部nFET的阈值电压降低了约160mV，而底部pFET的阈值电压基本保持不变。
背面互连与电源分布网络助力性能提升
CFET反相器中，背面电源分布网络的引入是一大亮点。通过背面金属化漏极（BMD）与背面过孔（BVD），PMOS器件能够更高效地进行电源分布。此外，背面栅极触点（BVG）的集成进一步提升了器件的路由效率，缓解了前端布线拥堵的问题。
电学测试结果表明，CFET反相器在电源电压（VDD）高达1.2V的条件下，展现出平衡且稳定的电压传输特性（VTC）。nFET与pFET器件均表现出优异的亚阈值摆幅（SS）与漏电流抑制能力（DIBL），证明了垂直堆叠结构与背面互连工艺的有效性。
与现有技术的比较优势
与当前主流CFET技术相比，该研究的48nm栅极间距和高集成度设计具备明显的竞争优势。研究团队通过对器件的前端与背面工艺进行优化，确保了CMOS功能的完整实现，并在标准单元与存储单元应用上展现出巨大潜力。
此次研究的成功标志着CFET技术在逻辑器件领域的重要突破，为未来芯片的性能、功耗、面积与成本（PPAC）优化奠定了基础。随着技术的不断成熟，CFET架构有望成为未来超大规模集成电路（VLSI）设计的主流解决方案。
专家指出，这一突破不仅展示了单片CFET工艺在48nm栅极间距下的可行性，更为未来技术节点（如2nm及以下）开辟了新的发展路径。未来，CFET技术的推广将助力高性能计算、人工智能与物联网等领域的进一步发展，为全球半导体产业带来革命性变革。
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