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Shubin LlU, Chenxi HAN, Xiaoteng ZHAO, Yuhao ZHANG, Shixin Ll, Hongzhi LIANG, Lihong YANG, Zhangming ZHU.
A 56Gb/s DAC- DSP Based Transmitter withAdaptive Retiming Clock Optimization usingInverse-PR-Based PD Achieving 8-UI ConvergeTime in 28-nm CMOS.
Sci China Inf Sci, 2024, vol.67, iss.8, 189402，doi: 10.1007/s11432-024-4072-9
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近期，西安电子科技大学朱樟明课题组提出了新型的自适应重定时时钟优化方案。该方案在发射机中实现了快速收敛，为接口电路中的时序优化提供了新的研究思路。随着信息技术的迅猛发展，对高性能计算机和数据中心的带宽要求日益提高，这也使得应用于有线通信的发射机需要在更高的速率下工作。发射机的任务是将多路并行的低速数据转换为高速串行数据以便传输，但由于时钟与数据路径之间的不匹配，通常需要加入重定时模块来增加时序裕量。然而，受到工艺、电压和温度变化的影响，重定时时钟与输入数据之间的关系存在不确定性，这就需要采用重定时时钟优化技术。现行的技术方案不仅硬件资源消耗大，而且收敛时间较长。![]()
图1 所提出的重定时时钟方案原理图
为了解决上述问题，本文提出了一种快速收敛的自适应重定时时钟优化方案，仅需使用D触发器和基本门电路，结构简单，硬件开销小。该方案由相位旋转器和相位检测器两部分组成。相位旋转器对四相高速串化时钟进行相位旋转，选择最优相位，提高时序裕度。相位检测器对四相高速时钟与低速时钟的相位关系进行判断，检测两个时钟上升沿之间的相位差，并将其转换为脉冲信号，通过比较四个脉冲的宽度，选择最优的时钟相位作为重定时时钟。由于只需一次相位比较，因此该方案收敛速度快，仅需8 UI。基于28 nm CMOS工艺，本文设计了一款基于DAC-DSP架构的发射机，测试结果验证了所提出方案的有效性。![]()
图2 所提出8UI内收敛的重定时时钟优化技术测试结果
针对上述挑战，本研究提出了一种结构简单、硬件开销小的快速收敛自适应重定时时钟优化方案。该方案只需利用D触发器和基本门电路即可实现。它包括相位旋转器和相位检测器两个主要部分：相位旋转器负责对四相高速串化时钟进行相位旋转，以选择最佳相位并提升时序裕度；相位检测器则负责判断四相高速时钟与低速时钟之间的相位关系，通过检测两个时钟上升沿之间的相位差，并将其转换为脉冲信号。通过比较四个脉冲的宽度，从而选择最佳的时钟相位作为重定时时钟。由于该方案只需进行一次相位比较，因此收敛速度极快，仅需8个单位间隔（UI）。本研究基于28纳米CMOS工艺设计了一款基于DAC-DSP架构的发射机原型芯片，并通过测试结果验证了所提出方案的有效性。![]()
图3 包含时序优化前后对比的眼图测试结果
这一研究成果以 “A 56Gb/s DAC-DSP Based Transmitter with Adaptive Retiming Clock Optimization using Inverse-PR-Based PD Achieving 8-UI Converge Time in 28-nm CMOS” 为题发表在 Science China Information Sciences 2024年第8期上。本文第一作者为西安电子科技大学大学刘术彬教授，第二作者为西安电子科技大学大学在读博士韩晨曦，通讯作者为西安电子科技大学大学赵潇腾教授。研究得到了科技部重点研发项目与国家自然基金委项目的支持。![]()
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