AMD Vivado™ Design Suite 2024.1 新特性（一）

科技 2024-06-20 19:00 北京

AMD Vivado™ Design Suite 2024.1 已正式发布，今天我们就来看看新版本带来了哪些新特性。

Open Dataflow Design

无论是 Synthesis 阶段还是 Implementation 阶段，打开 Vivado 图形界面，在导航栏下都能看到新增了一个选项 Open Dataflow Design，如下图所示。这个功能对于我们分析系统的数据流非常有用。

如下图所示，显示了一个设计的 DFV（DataFlow Viewer）视图，可以看到 DFV 只会显示模块的输入/输出管脚以及和其他模块的连接关系，进而表征了数据流向，这正是其聚焦点。一些控制信号如时钟、复位、读/写使能以及读/写地址等被剔除。这也是其与常规的Schematic视图的区别。DFV 的一个典型应用场景是手工布局：根据互联程度判定关键模块，进而在画 Pblock 时将这些关键模块放置在同一个 Pblock 内。

此外，一旦打开 DFV 视图，Vivado 还会同时给出设计流水的层次化视图，如下图所示，便于用户观察某个模块下的数据流。

GEN_REPORTS_PARALLEL

Vivado 2024.1 的 Implementation Run 新增了一个属性：GEN_REPORTS_PARALLEL，默认情况下该属性是被勾选上的，如下图所示。顾名思义，其作用是在 Implementation 阶段并行生成各种报告，从而缩短编译时间。下图显示了用 Vivado 2023.2 创建的工程 Implementation 所需的编译时间（impl_1），将此工程采用 2024.1 进行编译，其中 impl_1_copy1 勾选了 GEN_REPORTS_PARALLEL 属性，而impl_1_copy2没有勾选该属性，可以看到两者有 8 秒的时间差异，同时相比于 2023.2，编译时间缩短了 38.26%。

USER_CLOCK_VTREE_TYPE

如果目标芯片是 AMD Versal™ Adaptive SoC SSI 芯片，如 VP1502 或 VP1902，该属性可用于针对设计中的指定时钟设置时钟 Vtree 类型，其可选值有 3 个，分别为 InterSLR、intraSLR 和 Balanced。默认情况下为 InterSLR。此外，place_design 还专门新增了一个选项 -clock_vtree_type，如下图所示。该选项也有 3 个可选值，与 USER_CLOCK_VTREE_TYPE 可选值一致。不同之处在于该选项是全局选项，而 USER_CLOCK_VTREE_TYPE 是针对指定时钟。但两者的目的的相同的，都可改善时钟偏移（Clock Skew）。

您可点击阅读原文下载 AMD Vivado 2024.1。

http://mp.weixin.qq.com/s?__biz=Mzg3NDAxNzU1MA==&mid=2247492395&idx=1&sn=97e7ad4947fe1773eebe51306c8b99a3

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