本文重点探讨QuestaSim和ModelSim仿真验证过程中tcl的应用：tcl作为一种可以控制和扩展QuestaSim和ModelSim的脚本语言，可用tcl脚本完成工程的建立、编译和仿真，我们甚至可以通过tcl脚本完成QuestaSim和ModelSim的全自动仿真验证。
类似shell的命令行
丰富的赋值表达式，支持所有C语言的操作
大量的数学函数(支持函数的嵌套,递归等）
支持列表和数组
支持正则表达式和模式匹配
能够自己定义命令
命令替换（可以嵌套命令）
强大的宏功能
语法格式 vlib <library name>; 库名缺省值是work
语法格式vmap work <library name>; 映射一个逻辑库名到库路径
语法格式vlog –work <library_name> file1.v file2.v //*.v // -f file.list
库名缺省编译到work库
语法格式vsim –lib <library_name> <top_level_design>
vsim top_level1 top_level2
如果使用了verilog的`timescale指令，将使用整个设计中的最小的时间精度
注释SDF文件,可选项,使用实例名也是可选项；如果没有，SDF用于顶级执行仿真
4.8 run命令
语法格式: run <time_step> <time_units>
按timesteps指定的时间长度执行仿真
指定运行的time_steps数量,单位可用{fs,ps,ns,ms,sec}
Steps to the next HDL statement
继续上次在-step或断点后的仿真
运行仿真器直到没有其他的事件
允许用户给VHDL信号和verilog线网予以激励
force <>
List列表窗口
以上命令的参数，如果忘记了，也没关系，在modelsim中只要输入如下命令就可得到详细的解释：<command -help>,比如：vsim –help；vlog –help
8. 送《ModelSim_QuestaSim教程集锦》
9.欢迎加入知识星球《数字芯片前端验证》
