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来自大厂FAE的忠告：高速ADC的电路布局建议
近端（源端）端接
远端端接
把电阻放置在离源驱动比较接近的位置。
点对点连接时，使用源端端接。
不使用菊花链拓扑结构。
所有负载必须位于线路末端。
并联端接阻抗应与线路特性阻抗相匹配。
由于线路末端存在DC通路，并联端接会有功率消耗。选择并联端接时要进行相应热处理。
AC端接可避免功率消耗，插入一个与端接电阻串联的电容。
AC端接的电容值在100-200pF范围区间。
由于存在容性负载，端接技术会增加负载上升和下降时间。选择不同的C值需要做时序的考虑。
把元件放置在接收器引脚附近，这样不再需要短截线。
走线连接到接收器引脚后放置端接，这样不需要接收器前的短截线。这样可以避免由于阻抗不连续性导致的反射。
放置端接时，不要改变层或使用过孔。
分离单端和差分信号的布线层。
如果相邻的两个层有高速线路，把所有走线布置为垂直
不要在接近至参考层电气高度的4倍的地方布信号线。
尽可能缩短与参考层距离
与参考层距离较短的传输线与相邻线路的耦合较小。
避免较长距离高速信号的平行布线。
对差分信号，沿走线的长度保持距离不变。
如果要求蛇形布线（与差分线长度相匹配），并行走线的分隔距离是介质高度的4倍。
在发射器一侧而不是接收器一侧采用蛇形布线来长度匹配。
相邻层上的关键信号彼此正交发送。
把电容放置在尽可能靠近µC的位置。
MCU和电容的互连电感尽可能低。
使用低阻抗和感抗（ESR和ESL）的电容。
-由于寄生电感会限制电容对器件电流在高频需求下的响应，应选择电容的ESL和连接电感以达到最佳的设计目的。
通过靠近焊盘的过孔连接电容。
-把过孔放置在另一侧来减少电流回路。
用双过孔降低寄生电感。
放置电容时，优化焊接区，走线和过孔。
不要使用长走线来连接电容至GND或至VDD。
始终保持较小的高频电流返回路径（最小感抗路径）
给电容选择最小可用封装类型。
选择电容类型：陶瓷多层X7R或X5R。
为了减少振荡器电路辐射/耦合，在GND层面上设置一个地岛。地岛的一点连接到GND层面。
振荡器电路生成的噪声仅存在于这个分离的地岛上。
负载电容的VSSOSC的接地连接应连接在地岛上。
负载电容和Xtal走线应尽量短。
为了最大程度上减少PCB的EMI辐射，需要重点考虑下面关键的信号：
LVDS引脚(HSCT, MSC, QSPI, AGBT)
ERAY引脚
Ethernet引脚
QSPI引脚
MSC引脚
外部时钟引脚
电源引脚
注释：
根据相邻接地参考发送这些信号，并且避免信号和参考层的变化。
使信号发送距离尽可能的短。
每边上的路由地可以帮助降低对其它信号的耦合。
接地系统分为模拟地和数字地。模拟地必须分为两组：
OSC/PLL电源引脚地作为通用星形点。
ADC的地（VDDM的VSSM）作为通用星形点。
从稳压器到每个电源层的功率分配须用滤波器。
在稳压器输出和其它模块的电源引脚支路上，像VDD和VDDP3（对振荡器），VDDFL3和VDDM引脚，要把RC滤波器插入在电源路径内。
使用电感或是铁氧体磁珠（5–10 µH）来替代电阻可以改善电路的EME状况，并降低相关电源网络高达~10dBµV的辐射。
必须禁用OCDS。
给全部I/O选择可能的最弱驱动力和斜率（见应用笔记AP32111的可扩展焊盘）。
SYSSCLK使用可能最低频率。
避免通过过孔组分割GND平面。必须设计一个固定的GND层。
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