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在我们聊DDR发展的每一代时，无疑重中之重就是DDR的读写速率，也就是频率。从DDR 第一代一直到现在的DDR5，以及以后的DDR6。每一代都是速率的提升的一个阶梯。我们知道DDR是在时钟频率的上下升沿均去做读写的采样，所以读写速率也就是频率的两倍。下面就来捋一捋从DDR时代到现在DDR5的速率提升以及每一代提升的关键点是什么。
core frequency:内存Cell阵列Memory Cell Array 即内存内电容的刷新频率，它是内存的真实运行频率；单位: MhzIO CLK Frequency: I/O Buffer（输入/输出缓冲）的传输频率；单位: MhzIO Data Rate: 有效数据传输频率就是指数据传送的频率（即等效频率). 单位: Mbps
历年来，DRAM的核心频率始终都是在100Mhz-266Mhz，不会有太大的变化，但是对于DDR-DDR5，读写速率提升的变化，其一个最为重要的概念就是N-bit的prefetch。
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什么是Prefetch呢，其实就是并转串行。由DDR core Area 并行操作读取数据，然后转成串行输出给IO buffer,最后通过DQ输送给memory controller.![]()
下面以DDR3 x8的颗粒举例，更能形象地表达prefetch的概念。fifo两端的位宽就是8倍的差距，所以可以实现8bits的prefetch。
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从DDR到DDR3，每一代频率的提升都是Prefetch的翻倍，那从DDR3到DDR4，Prefetch没有改变，但是速率却依然提升，这是因为DDR4引入了Bank Group概念，对于x4,x8的颗粒，有4个BG，x16则只有2个BG。
每个BG都可独立进行操作（读写，刷新等）。所以当prefetch仍然只有8n时，依然能够做到IO速率的翻倍提升。
在计算F_core与IO data之间的关系时，除了Prefetch之外，必须得考虑BG之间的独立操作，DDR4是两个BG同时操作，所以这里除以2。
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从DDR4到DDR5，JEDEC又回到了从prefetch增大16n，从而达到读写速率的翻倍。按照F_core与IO data之间的关系，所以DDR5理论上最大的IO data速率可以达到266*16*2=8533Mbps. 当然这也仅限于理论上。
所以当颗粒选定对应的F_core之后，所做成的其他产品形态的内存速率也就会受到限制。比如同样是DDR4，如果用100Mhzh核心频率的cell，最大读写速率就只能达到1600Mbps,达不到3200Mbps。读到这，聪明的你是不是会有更深入的思考，当我用3200的DDR4 条子时，如果我BIOS强制降频到2666，那么此时我内存的core 频率会不会也随之变化呢？
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