华中科技大学翟天佑教授团队InfoMat: 二维范德华异质结中的锂嵌入路径调控助力高性能浮栅存储与人工突触器件

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二维半导体材料是发展下一代低功耗电子器件的理想载体。边缘型金属接触是一种适用于二维半导体材料和器件的新接触策略，通过在二维材料的侧边缘形成金属-半导体接触，有助于抑制传统表面接触模式下的界面缺陷和金属诱导带间态（MIGS）等问题。近年来，二维TMDC材料特有的2H-1T结构相变和半导体至金属性的转变，为利用相变工程手段在器件中制备同源边缘型接触提供了新的手段。Li嵌入诱导法便是一种常用的手段，通过在TMDCs（如MoS2）层间嵌入Li，向晶格注入电子，驱动其发生2H-1T的结构相变。然而，先前的研究表明，Li在TMDC材料层间的扩散存在明显的随机性，给器件的优化制备带来诸多挑战，尤其是在各类新型二维范德华异质结中，丰富的界面使控制Li扩散路径十分困难。

近期，为了控制二维范德华异质结中的Li嵌入路径，华中科技大学材料科学与工程学院的翟天佑教授团队开发了一种由表面渗透驱动的Li嵌入诱导相变方法，在二维MoS₂的表面引入表面等离子体处理，促进锂离子从表面向底层的扩散和相变，改善相变接触界面质量，使制备的边缘接触型场效应晶体管的亚阈值摆幅（SS）从~600 mV dec^–1降至~100 mV dec^–1。将该方法应用于范德华异质结型二维浮栅型晶体管存储器的制备，实现了可在10 ns的脉宽内超快编程、可记忆多比特状态的存储器件原型。

该工作以“Tailoring lithium intercalation pathway in 2D van der Waals heterostructure for high-speed edge-contacted floating-gate transistor and artificial synapses”为题在线发表在国际知名学术期刊InfoMat。本文第一作者为余军博士，通讯作者为华中科技大学的诸葛福伟副教授、马颖教授及翟天佑教授，第一通讯单位为华中科技大学材料科学与工程学院。

文章主要内容如下：

图1  MoS₂/hBN/FLG 范德华异质结（vdWHs）中的潜在锂嵌入路径。（A）vdWHs中锂嵌入诱导二硫化钼相变制备边缘型接触的示意图。（B）潜在的锂嵌入路径：表面渗透通过晶格空位、直接嵌入到MoS₂层间或异质结界面之间。（C、E）不同掩模窗口形式，可选择暴露边缘或将其封闭。（D、F）上述两种情况制成的1T/2H接触界面示意图（左图），以及所获得的异质界面横截面透射电子显微镜（TEM）图像（右图）。电子能量损失谱(EELS)确认Li的存在（D中的右图）。

Li在范德华异质结构（vdWHs）中可能的插层路径有三种（图1 B），即（1）表面嵌入;（2）MoS₂层间嵌入；（3）异质界面间嵌入。由于二维材料层间距较大，暴露侧边缘会使层间扩散显著，界面控制困难。研究发现，在二维范德华异质结中，传统侧边缘暴露的方式会导致Li在底层异质结界面嵌入和富集，对二维场效应晶体管电场产生明显的屏蔽作用，导致晶体管亚阈值摆幅异常大~600 mV/dec（如图2A、C）。对此，本文提出了表面渗透驱动锂嵌入来调控TMDC材料相变的方法，采用电子束胶作为阻挡层封闭MoS₂边缘和底层异质界面，使Li仅能从二维材料表面进入层间。为了促进离子渗透效率，进一步利用了表面等离子体处理在MoS₂中引入晶格空位，使Li离子由顶部表面渗透进入层间，避免层间无序扩散，从而改善相变界面质量，使晶体管亚阈值摆幅大幅下降，开关比明显提升（图2B、C）。

图2  相变工程制备边缘接触型二维vdWHs浮栅晶体管。( A、B)采用边缘暴露的层间嵌Li( Case I )或表面嵌Li( Case II )制备的边缘接触浮栅晶体管的结构示意图。由于异质界面的嵌入和层间扩散的随机性，Case I中的金属-半导体接触倾向于被界面态钉扎。( C )上述两种加工方法制作的边缘接触器件的典型转移曲线。( D )从多个器件中提取的亚阈值摆幅( SS )表明，通过边缘密封和表面渗透实现了嵌锂，显著改善了接触质量。

图3  基于边缘接触浮栅晶体管( FGT )的超快存储器。( A )基于边缘接触FGT的存储器示意图。( B ) FGT的控制栅（VCG）回滞曲线。回滞窗口(右)随所施加的VCG的变化。( C )室温下存储单元开态和关态的保持行为。( D )对比控制栅( CG )和浮栅( FG )对沟道电导的调制，由亚阈值摆幅( SS )的比值估计出高的栅耦合比( GCR~0.82 )。( E ) FGT存储器的读出电流随写入(左)和擦除(右)所采用的脉冲宽度的变化，当电压幅值从8 V到12 V (步长: 1 V)变化时。读取电压固定为0.1 V。( F )稳定多比特态( 32态)写入

利用这一种方法，我们进一步制备出了边缘接触型2D vdWHs浮栅存储晶体管（图3A），器件写入速度达到10 ns。得益于较低的界面缺陷密度，这类器件擦写状态在室温下表现出优异的保持性（>104 s）（图3C），外推寿命超过>108 s（~10 年），在单电脉冲递进擦写下，器件也呈现出良好的多值写入和记忆特性（~5 bit，图3F）。以此为基础，我们进一步探索了其作为人工突触的潜力（图4A），通过使用连续写入（−8 V，10 ns）和擦除（12 V，20 ns）脉冲（每个脉冲100个），实现突触权重的LTP/LTD更新（图4B、C），开/关比>100。而通过采用超快电脉冲擦写，该器件作为人工突触的平均能耗分别为 ~11.5 fJ和 51.5 fJ，与生物体中的化学突触相当（~10 fJ/尖峰）。同时，在多脉冲循环过程中，该器件也表现出高度稳定的 LTP/LTD 行为（图4D）和高一致性电导范围（图5E）。

图4  边缘接触FGT作为超快速人工突触用于手写数字识别任务。( A )生物突触(顶部)从突触前到突触后的信号传递示意图及其边缘接触FGT模拟。相同脉冲序列( B )和不同脉冲序列( C )下突触电导的( B、C)长时程增强( LTP )和抑制( LTD )。( D ) 30个周期的突触LTP和LTD对不同脉冲方案(对于LTP ,从5 V到10.5 V ,步长为0.15 V。对于LTD ,以0.15 V为步长,从12 V到16.35 V)的响应。脉冲宽度为100ns。( E ) 30个周期内LTP (顶部)和LTD (底部)的逐周期变化。( F ) 30个周期的非线性(υ,顶部)和非对称( s ,底部)分布直方图。

结论

总之，本文提出了一种基于表面渗透驱动的Li嵌入方法，诱导MoS2结构相变，实现在二维范德华异质结中边缘接触的可靠制备，解决传统Li嵌入方法应用于范德华异质结时存在的无序嵌入问题。该方法显著改善了边缘接触界面质量，使晶体管中栅极与边缘接触界面形成有效耦合，为构建高性能二维场效应晶体管及关联器件奠定了基础。由此出发，通过边缘接触设计，我们进一步构筑出可超快擦写和多比特记忆的存储器件，并将其应用于制备低能耗人工突触。该突触可以在10 ns内使用超短脉冲进行更新，功耗为11.5 fJ/尖峰，达到了与生物突触相当的水平。

Tailoring lithium intercalation pathway in 2D van der Waals heterostructure for high-speed edge-contacted floating-gate transistor and artificial synapses

Jun Yu, Jiawei Fu, Hongcheng Ruan, Han Wang, Yimeng Yu, Jinpeng Wang, Yuhui He, Jinsong Wu, Fuwei Zhuge*, Ying Ma*, Tianyou Zhai*

DOI: 10.1002/inf2.12599

Citation: InfoMat, 2024, e12599

《信息材料（英文）》（InfoMat）是由电子科技大学和Wiley出版集团共同主办的国产金色OA学术期刊，聚焦信息技术与材料、物理、能源、生物传感以及人工智能等新兴交叉领域前沿研究，创刊主编为李言荣院士。

● 国产金色OA英文期刊

● 影响因子22.7；CiteScore37.7

● 中国科技期刊卓越行动计划高起点新刊

● 中科院分区材料科学1区期刊

● 收录于DOAJ、SCIE、Scopus、CSCD、CAS、INSPEC等数据库

● 2022、2023年连续入选中国最具国际影响力学术期刊（Top5%）

● 2021、2022、2023年连续三年获评已进入世界期刊TOP5%

● 发表原创性研究论文、综述、前瞻性论文

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投稿链接：https://mc.manuscriptcentral.com/infomat

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