IC技术圈期刊内容涵盖FPGA、算法、前端、验证、中端、后端、自动化、模拟、求职、管理等IC技术领域，欢迎阅读，欢迎投稿。
进程间通信
#软件 #C语言 #多进程
进程间通信（IPC）是指在多个进程之间传输数据或共享信息的机制。在操作系统中，每个进程都需要具有独立的地址空间和字眼，为了实现进程之间的数据交换和协作，需要使用IPC机制。
芯想事珹
芯片流片一次成本有多高？
#管理 #成本 #流片
不同的工艺流片成本也是不同的，这当然也是每家公司的机密，但网上流传过这样一个数据，据笔者所接触过的几个工艺节点，相差并不是很大。
傅里叶的猫
insertion delay会影响skew group其他sink长tree吗？
#后端 #CTS
在generate clock的位置设置了skew group，让后面的sink不与master clock下的其他sink balance，紫色的ff就是设置balance points的ff。所以结论就是：insertion delay不会影响同一skew group下的其他sink。
拾陆楼
从算法到电路——数字芯片算法的电路实现
#算法 #算法实现
《从算法到电路——数字芯片算法的电路实现》是一本深入解读基础算法及其电路设计，以打通算法研发到数字IC设计的实现屏障，以及指导芯片设计工程师从底层掌握复杂电路设计与优化方法为目标的专业技术书。任何芯片（如WiFi芯片、5G芯片、AI芯片、多媒体处理芯片等）都是由四则运算器、滤波器、特殊信号发生器等基本算法电路构成的，熟练掌握这些基本算法电路是实现复杂算法电路的基础。忽视基本算法及其电路设计而谈论复杂算法电路，无异于痴人说梦。
IC技术圈
芯片行业，还能不能走的更远？
#前端 #soc #图书
这是一套贯穿芯片行业，从原理到实现的SoC设计教程，共4本；这是一套颠覆现有书籍，彻底讲透芯片设计流程的指南，分架构及实现；这是一套耗时数十年芯片设计积累，又花了2年整理修订的实战手册；这是一套即将改变芯片行业认知，能够让我们在绝望之谷积累知识和经验，带领我们走上开悟之路的宝典！
疯狂的FPGA
FPGA Verilog HDL有什么奇技淫巧？
#FPGA #verilog
Verilog 有什么奇技淫巧？A：在 Verilog 中，以下这些技巧或许可以被视为“奇技淫巧”，但需要注意的是，在实际应用中应遵循良好的代码规范和设计原则：1. 利用 generate 语句生成重复的模块或逻辑：可以根据条件动态地生成电路结构，提高代码的灵活性和可复用性。2. 位拼接和位选择操作：例如 {a, b[7:0], c} 用于拼接不同位宽的信号， b[7:4] 用于选择信号的部分位。3. 使用 parameter 定义常量：方便修改参数，增强代码的可维护性……
FPGA技术江湖
异步电路碎碎念（六）手撕打拍同步器
#前端 #异步设计 #同步器
异步逻辑同步器结构：1.单比特电平打拍同步器；2.单比特脉冲打拍同步器；3.多比特数据打拍同步器；4.多比特电平使能DMUX同步器；5.多比特脉冲使能握手同步器；6.异步FIFO；
芯时代青年
Spyglass使用小总结
#前端 #spyglass
脚本启动spyglass进行一系列的代码检查，包括指定了项目的配置文件，以批处理模式运行，不需要用户在命令行输入命令就可以完成自动化执行命令，以及明确了一系列要执行的分析类型。
芯想事珹
常见的ISP图像去噪
#算法 #图像 #ISP #去噪
噪声，是Sensor成像过程中无法躲避的“破坏分子”，若不进行恰当处理，不仅会影响图像的质量，也会影响视觉感知等任务的精确度。因此，ISP中的图像去噪模块便应运而生，对图像的最终质量产生了举足轻重的影响。
OpenASIC
【Spinal HDL】：Union使用
#前端 #自动化 #spinalhdl
无论C还是SystemVerilog，都有union的定义。对于像struct、union等特性的使用，可以使代码的可阅读性和简洁性有极大的提升。在软件行业里来讲，Code Review是相对来讲还是比较多的，然而RTL代码中，做Review是一件比较麻烦的事情。SpinalHDL最近几个版本引入了Union，来一块儿看下～
Spinal FPGA
用NanDigits GOF来做网表的DFT DRC的检查
#中端 #DFT #DFTDRC
GOF ECO内置了方便快捷的DFT DRC（Design Rule Check）方案，让芯片设计工程师做芯片功能ECO时不需要因DFT问题而考虑折中。GOF DFT DRC工具可以检查扫描链中的问题，或者手工ECO造成误操作，如shift enable pin误接到0。
NanDigits
漫谈AMBA总线-AXI4[基础性能篇]
#前端 #AMBA
AXI Spec文档开始便提到： AXI协议适合高带宽、低延迟的设计。下文将对比APB、AHB和AXI总线的数据传输效率，了解AXI协议的进化路径。
IC解惑君
智算时代全速推进，合见工软重磅发布多款国产自研EDA与IP解决方案
#资讯 #合见 #国产EDA #新产品发布
9月24日，国内领先的集成电路设计EDA及工业软件企业上海合见工业软件集团有限公司（简称“合见工软”）在IDAS 2024设计自动化产业峰会期间隆重召开了“2024合见工软年度新产品发布会”，会上重磅发布了十一款国产自主自研EDA及IP产品，其中多项产品技术达到了国际先进性能水平，为中国本土EDA技术突破提供了强大的推动力。
IC技术圈
.lib .lef文件转.db .mw库的方法和脚本
#后端 #db #milkyway
.lib文件，通常指的是“库文件”，在集成电路设计中，它包含了标准单元库（Standard Cell Library）或宏单元库（Macro Cell Library）的时序和功耗信息。.lef 文件是“库交换格式”的缩写，它定义了设计中使用的宏单元的物理信息。在布局（Placement）、布线（Routing）和提取（Extraction）等物理设计阶段中至关重要。在综合阶段之前需要将代码中替换上的memory的 .lib .lef文件转化成综合需要的 .db .mw 库文件。
芯想事珹
Mbist仿真初探
#中端 #DFT #MBIST #仿真
Mbist方法是目前大容量存储器测试的主流技术，该技术利用芯片内部专门设计的BIST 电路进行自动化测试，能够对嵌入式存储器这种具有复杂电路结构的嵌入式模块进行全面的测试。MBIST 电路将产生测试向量的电路模块以及检测测试结果的比较模块都置于芯片的内部，在测试完成后，将测试的结果通过芯片的测试引脚送出到芯片的外部。
志芯
学习Synopsys Fusion Compiler FE19: OCV（On-Chip Variation）相关
#中端 #综合 #ocv
OCV（On-Chip Variation）对时序的影响：晶片上的PVT变化，或者说“芯片内变异”（OCV），会引起时序变化。如果在分析和优化过程中未考虑OCV，可能会导致实际的时序违规被遗漏——考虑以下极端示例：工艺变异本质上是随机的，可能因晶体管而异。电压和温度变异则是系统性的，并且随着相关单元之间距离的增加而增大。
32768Hz
用NanDigits GOF来指导Synopsys Formality过signoff LEC
#中端 #formality #lec
用Formality做大规模设计的RTL vs APR ECO网表的signoff等价性检查通常难度很大。即使有svf的帮助也会经常不过，因为这时我们一共有两到三个svf：老RTL综合的svf，新RTL综合的svf，后端icc2优化产生svf（如果用icc2做后端实现），还有新旧两版rtl diff差异的svf。这些svf同时被读进formality后，有些accept，有些reject，这些reject通常很难一条一条的拿出来review为什么会被reject。另一方面，由于dft、（icc2以外的）后端工具优化、自动或者手工eco等都会导致formality不能正确mapping。
NanDigits
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