二硫化钼（MoS₂）是下一代高性能半导体电子器件的潜在通道材料。然而，基于MoS₂ 的高性能晶体管依赖集成高质量栅介质。传统技术如化学气相沉积和原子层沉积，在二维材料表面构建超薄介质层时，存在界面有缺陷和膜质量低等问题，导致器件性能受限。
近日，新加坡南洋理工大学刘政教授团队通过“挤压”和“高表面张力驱动”印刷的物理方法，将液态镓表面超薄且均匀的天然氧化物（Ga₂O₃）层整合到MoS₂通道材料上。该方法无需使用复杂沉积设备，同时避免二维材料表面缺陷的引入，完美保留了二维半导体无悬挂键的高质量界面特性。集成的Ga₂O₃层厚度约2.7纳米，具备高达30的介电常数，并且等效氧化厚度（EOT）低至0.4纳米。基于这种新型Ga₂O₃介电层，研究人员制备的晶体管展现了卓越的性能表现，其中亚阈值摆幅（SS）低至60 mV/dec，接近理论极限，表明半导体与介质界面的陷阱密度极低。此外，器件的开关比高达10⁸，漏电流仅为4×10⁻⁷A/cm²，适合低功耗应用场景。
研究团队还展示了大面积MoS₂晶体和Ga₂O₃介质结合，成功实现了高均一性和高可靠性的器件阵列。这一研究突破了二维材料在栅介质整合上的技术瓶颈，通过其简单高效的制备工艺和优异的电学性能，为未来低功耗、高密度逻辑电路的开发提供了全新的可能性。相关研究以“Integration of high-κ native oxides of gallium for two-dimensional transistors”为题发表在《Nature Electronics》上。
图1.Ga₂O₃作为介电层的集成 a. 表面张力驱动的集成与传统打印方式集成Ga₂O₃到二维半导体上的示意图，用于顶部门控FET，并附有相关的光学显微图像。b. 液态镓表面张力、Ga₂O₃的弯曲刚度与基底和Ga₂O₃之间范德瓦尔斯吸引力之间竞争的示意图。c. 不同基底上液态镓表面张力与最小剥离力的对比，计算结果基于密度泛函理论（DFT）。虚线表示液态镓的表面张力值（0.708 N·m⁻¹）
图2.使用Ga₂O₃介电层的顶部门控MoS₂ FET的器件。a. 顶部门控MoS₂ FET的示意图。b. 顶部门控MoS₂ FET在栅区的横截面STEM图像。c. 红色虚线框标出的横截面样品区域的EDS元素分布图，从左至右显示了STEM暗场图像及对应的Ga、O、Mo和S元素分布。d. 三层MoS₂与Ga₂O₃界面的原子分辨横截面ADF图像。比例尺：30 nm（b），3 nm（c），1 nm（d）。
图3.Ga₂O₃的介电特性。a. 根据紫外-可见光谱测量的Ga₂O₃的吸收光谱计算的Tauc图，显示了Ga₂O₃的光学带隙为约5.9 eV。b. Ga₂O₃的电流泄漏和击穿特性的表征。图中标注了当前密度和击穿场强度的技术要求、低功耗限制和栅极限制。c. 根据不同频率下的电容测量计算的介电常数与偏置电压的关系。d. 不同常用介电材料的击穿场强与介电常数的对比。
图4.使用Ga₂O₃介电层的MoS₂ FET性能。a. 顶部门控MoS₂ FET的输出曲线（漏-源电流与漏-源电压的关系）。b. 顶部门控MoS₂ FET的传输曲线。插图为对应FET的光学显微图像。c. 从传输曲线提取的亚阈值摆幅（SS）与漏-源电流的关系，虚线表示60 mV/dec的线。d. 基于剥离MoS₂的19个FET的SS分布。e. 使用不同介电材料的2D晶体管中SS与等效氧化层厚度（EOT）的对比。f. 2D晶体管中不同介电材料的泄漏电流密度与EOT的对比。g. MoS₂与不同介电材料的界面态密度与EOT的对比。
图5.基于Ga₂O₃介电层的逻辑门。a. 用于逻辑门制造的FET配置的示意图。b. 逻辑门的光学显微图像，黑色虚线标注了逻辑门区域。c. NAND、NOR、AND和XOR门的等效电路图。d-g. 在四种典型输入状态下的NAND（d）、NOR（e）、AND（f）和XOR（g）门的输出电压。Vdd=0.5 V。比例尺：10 μm。
论文信息：Yi, K.; Qin, W.; Huang, Y.; Wu, Y.; Feng, S.; Fang, Q.; Cao, X.; Deng, Y.; Zhu, C.; Zou, X.; et al. Integration of high-κ native oxides of gallium for two-dimensional transistors. Nature Electronics 2024. DOI: 10.1038/s41928-024-01286-x.
