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概述
Intel 要求用户为其10代FPGA器件使用特定的上电和掉电顺序，这就要求用户在进行FPGA硬件设计的时候必须选择恰当的FPGA供电方案，并合理控制完整的供电上电顺序。经过在Cyclone 10 GX测试板上实际验证，统一上电确实会导致FPGA无法正常工作，具体表现为JTAG接口无法探测或识别到目标器件。
上电顺序要求
Cyclone 10 GX，Arria 10以及Stratix 10系列器件所有的电源轨被划分成了三个组合，三组电源轨要求依次上电，如图1所示，为三组电源轨上电顺序示意图。
表1：Cyclone 10 GX供电电压轨分组划分
在分组1中所有电压轨以任何顺序爬升到其标称电平的90%后，分组中所有电压轨才可以任何顺序开始爬升。
同样，分组3中的电压轨，也只有等到分组2中所有电压轨均爬升到其标称电压水平的90%之后，才可以任何顺序开始爬升。
之前提到，当分组之中或不同分组之中电压轨标称电平一直时，在合理隔离情况下可以共享供电模块，后面再详细介绍。
需要注意的是，确保新合并的电压轨不会导致未通电的GPIO或收发器引脚获得“驱动”。
所有电压轨都必须单调爬升，且上述上电顺序控制，必须满足标准或快速POR延迟时间要求。也即，整个爬升时间必须控制在最小的POR延迟时间之内。POR延迟时间指标如表2所示。
表2：POR延迟时间指标
查参考[2]给出了两种共享供电模块例子，这里就第一个例子进行讨论，详细信息可以查看[2]。如表3所示，为Cyclone 10 GX器件电压轨共享分组方案之一。
表3：Cyclone 10 GX器件电压轨共享方案
1.AN 692: Power Sequencing Consideration for Intel Cyclone 10 GX, Intel Arria 10, and Intel Stratix 10 Devvices.
2.Intel Cyclone 10 GX Device Family Pin Connection Guidelines
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