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科技 2024-09-18 18:02 上海

随着数字 IC 和模拟混合信号 IC 复杂性的日益增加，芯片设计工程师面临着设计复杂性、缩短的开发周期、验证复杂性以及多领域协作等挑战，深入洞察设计性能和快速探索创新理念对于成功变得至关重要。这就要求我们更多地考虑借助数据分析工具和 AI 技术来提高研发效能变得尤为关键，以保持设计的高效性和创新性。

MathWorks 作为 Cadence 全球银牌赞助商于 2024 年 8月 27 日参与了CadenceLIVE 上海站，期间分享了 MathWork s与 Cadence联合为客户带来的新特性。

本文将分享在本次活动上展示的两个新特性《使用 MATLAB 优化 Cadence Virtuoso 混合信号集成电路》和《借助 MATLAB 和 Cadence HLS 加速算法实现与增强硬件验证》。

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（一）结合 MATLAB 和 Cadence Virtuoso 改进设计流程并优化 IC 性能

通过将 Cadence Virtuoso 中的波形和指标直接导入 MATLAB 并利用高级分析功能，可以测量相位噪声、识别极点和零点、使用各种算法拟合曲线，应用 MATLAB 函数进行深入分析。自动化将是一个重点，帮助加速重复任务、促进设计空间探索，并生成综合报告，以便与同事无缝协作。

新版本 MATLAB 提供接口控制 Cadence Virtuoso 中的电路设计变量和参数，以编程方式运行仿真，分析设计空间，并使用代理优化方法来提高晶体管级 IC 设计的性能。

使用 MATLAB 快速开发数字信号处理算法，以控制和校准 IC 实现的缺陷，并优化混合信号系统的性能。例如使用 SerDes Toolbox设计112G SerDes接收器决策反馈均衡器 DFE，包括 PAM4 阈值恢复、DFE Tap 权重调整等关键设计，并生成适用于 ASIC 或 FPGA 实现的可综合 RTL 代码。

探索 IC 设计空间并从 MATLAB 控制 Cadence 仿真
从 Cadence Virtuoso 导入波形和指标
分析趋势并从 IC 仿真结果生成报告
使用代理优化方法优化晶体管级设计
从 Simulink 导出 SystemVerilog 和 Verilog-A 模型以进行 IC 集成和验证

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（二）使用 HDL Coder 和 Cadence HLS 将 MATLAB 转换为优化的 RTL

在 FPGA、SoC 和 ASIC 开发中，工程师广泛使用 MATLAB 进行算法设计和仿真。使用 HDL Coder 可以快速从 MATLAB 算法生成 SystemC，并结合 Cadence HLS 工具，将芯片设计中PPA的评估从实现阶段提前到算法开发阶段，从而提高开发效率并加速设计收敛。

HDL Verifier 提供了一种高效的方法，通过将 MATLAB/Simulink 模型与 HDL 仿真器协同仿真，工程师可以复用 MATLAB/Simulink 模型中的测试环境来验证 RTL。此外，这些测试平台还可以在 FPGA/SoC 评估板上重用，以验证硬件实现。工程师还能够从 MATLAB/Simulink 模型直接生成 SystemVerilog DPI-C，用于功能验证环境，或者生成完整的 UVM 测试平台，从而显著提高芯片验证效率。

从 MATLAB 生成 SystemC 的流程和示例
HDL 联合仿真与FPGA在环验证
MATLAB 连接 SoC 调试与快速原型验证
生成验证组件快速建立 UVM 测试环境

综上所述，MATLAB 在数字和模拟芯片设计中通过其强大的数据分析、AI 和自动化功能，帮助芯片设计工程师优化设计流程并提升芯片性能。MATLAB 允许工程师快速开发和验证芯片设计，支持从系统和算法设计到电路或RTL实现的无缝转换，提高开发和协作效率。通过与 Cadence 工具的集成，MATLAB 提供了灵活的仿真、设计、优化和验证环境，显著加速了设计收敛和创新。

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