内存(DRAM-Random Access Memory)作为当代数字系统最主要的核心部件之一，从各种终端设备到核心层数据处理 和存储设备，从各种消费类电子设备到社会各行业专用设备，是各种级别的 CPU 进行数据处理运算和缓存的不可或缺的周转“仓库”，一个强大的核心处理单元也必须配备一个高速运转的宽通路的数据访问和存储单元。近 20 多年来，DRAM也快速地从 20 世纪末期的 SDRAM 发展到 21 世纪 DDR RAM。在 21 世纪的前10 年，DDR标准主要是个人信息处理终端的代表设备----PC 和个人工作站类驱动，快速从 DDR1 演进到 DDR3。而近 10 年来，进入移动互联时代后海量数据爆发，AI 和深度学习以及 5G驱动，在个人信息终端上基本可以胜任的 DDR4标准，明显显得力不从心。今天 DDR5正在昂首阔步地配合以 PCIE5.0 32Gbps 为代表的第5代高速 I/O 数据传输走向最终的市场化。
一. DDR标准发展和DDR5简介
下图展示的是内存 RAM 20多年来的发展和信号特点以及设计演进。
一些DDR基本概念
DDR是什么意思?
DDR的全拼是Double Data Rate SDRAM双倍数据速率同步动态随机存取内存, 主要用在电脑的内存。DDR的特点就是走线数量多，速度快，操作复杂，给测试和分析带来了很大的挑战。
目前DDR技术已经发展到了DDR5，性能更高，功耗更低，存储密度更高，芯片容量大幅提升，他的数据速率在3200-6400MT/s。
DDR本质上不需要提高时钟频率就能加倍提高SDRAM的速度，它允许在时钟的上升沿和下降沿读出数据，因而其速度是标准SDRAM的两倍，至于地址与控制信号则与传统SDRAM相同，仍在时钟上升沿进行数据判断。
DDR核心技术点就在于双沿传输和预取Prefetch.
DDR的频率包括核心频率，时钟频率和数据传输频率。核心频率就是内存的工作频率；DDR1内存的核心频率是和时钟频率相同的，到了DDR2和DDR3时才有了时钟频率的概念，就是将核心频率通过倍频技术得到的一个频率。数据传输频率就是传输数据的频率。
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DDR存储器概述、开发周期和挑战
计算机组成
计算机組成结构 (Computer Architecture）是计算机系統的核心，它定义了计算机的基本工作原理和设计模式。计算机的组成可以分成以下3大类：中央处理器(CPU)、存储器和输入/输出子系统。
中央处理器 (CPU)
CPU用于数据的运算，在大部分的体系结合中，它有3个组成部分：算数运算单元 (ALU)、控制单元、奇存器组。
控制单元 (Control Unit)：负责指挥整个计算机系统的操作，解释并执行指令，控制其他硬件的工作。
算术逻辑单元 (ALU）：执行所有算术运算（如加减乘除）和逻辑运算（如与、或、非等），是计算机执行指令的核心部分。
寄存器 (Registers)：这是CPU中用于存储数据的高速行储器，用来临时存放指令、数据和操作结果。
半导体存储器
随着科技的发展，半导体存储器成为了现代计算机存储器的主流，分为两类主要类型：
静态随机存储器 (SRAM)：SRAN利用晶体管存储数据，速度非常快，但每个比特需要更多的晶体管，导致成本高，密度低。主要应用在需要高速绥存的场景，如CPU的缓存 (L1、 L2、 L3)
动态随机存储器 (DRAM)：DRAM利用电容存储数据，电容逐渐放电，因此需要不断刷新来维持数据存储。相对于SRAM,DRAM的存储密度更高，成本较低，因此广泛用于主内存 (RAM)。随看集成电路制造技术的进步，DRAN容量和性能持续提升。
现代内存技术
DDR(双倍数据速率)内存：从DDR到如今的DDR5，随看数据传输速度和功耗的改进，DDR系列内存成为计算机和服务器的主流内存。DDR技术从2000年开始引入，持续更新，DDR5的带完和容量比早期版本有了大幅提升。
闪存 (Flash Memory)：闪存 （Flash Memory)是一种长寿命的非易失性的存储器，数据删除不是以单个的字节为单位而是以固定的区块为单位。闪存是电子可擦除只读存储器（EEPROM) 的变种，闪存与EEPROM不同的是，EEPROM能在字节水平上进行删除和重写而不是整个芯片擦写，而闪存的大部分芯片需要块擦除。由于其断电时仍能保存数据，闪存通常被用来保存设置信息，如在电脑的B1OS(基本程序）、PDA（个人数字助理）、数码相机中保存资料等。
LPDDR（低功耗DDR)：随看移动设备的普及，低功耗内存技术成为了关键，LPDDR（低功耗双倍数据速率）内存在手机、平板等设备上应用广泛，从LPDDR1发展到LPDDR5，强调功耗和性能之间的平衡。
HBM (High Bandwidth Memory，高带亮内存): HBM是一种高性能DRAM，具有更高的带完和更低的功耗，主要用于图形处理器（GPU) 和高性能计算 (HPC)领域。HBM通过垂直堆愛的方式来提升存储密度和传输速度，减少了延迟和能耗。
DDR内存原理
基本DDR subsystem架构图：DDRC +DDRphy +SDRAM颗粒，DDR IP一般包括DDR Controller和DDR PHY，内部涉及的内容包括但不限于以下几个方面：数据保序、仲裁、最优调度、协议状态机设计、防饿死机制、bypass通路、快速切频、DDR training。
DDR工作原理
当时钟脉冲达到一定频率时，DDR存储器才开始工作，此后发生的就是“读-存-读”的过程。在此过程中，器件芯片会从主在取数据，然后与入数据在储区。当写入操作完成后，再从存储区中取出数据，並将其传输到处理器中，然后根据需要将数据处理，再把最终结果返回到主存。
DDR 的双倍数据传输率其实就是每个时钟周期内读写一次数据，即DDR芯片可以在每个时钟周期内分别完成“读-存”和“存-读”操作，从而提高存储器的传输效率。
DDR内存通过双倍数据速率的传输方式，结合多通道传输和数据校验等技术，提高了数据传输效率和可靠性。这使得 DDR 成为了计算机内存的主流技术。
内存芯片 - DDR内存模块中包含多个内存芯片，每个芯片有自己的存储单元。每个存储单元都有一个地址，用于在读取或写入数据时进行寻址。
数据总线 - DDR内存模块连接到计算机的内存控制器，通过数据总线进行数据传输。数据总线可以同时传输多个数据位，例如 64 位或 128位。
时钟信号 - DDR内存模块通过时钟信号进行同步操作。时钟信号用来控制数据的传输速率，每个时钟周期内有一个上升沿和一个下降沿。上升沿时，数据从内存芯片传输到数据总线；下降沿时，数据从数据总线传输到内存芯片。
预充电 - 在开始传输数据之前，DDR内存模块会先进行预充电操作。预充电是将存储单元中的电荷恢复到初始状态，以确保接下来的数据传输是准确的。
数据传输 - DDR 采用了多通道的数据传输方式，即同时传输多个数据位。这样可以在每个时钟周期内传输更多的数据。
存储器分类
存储器分为内部存储器(内存)，外部存储器(外存)，缓冲存储器(缓存)以及闪存这几个大类。
内存也称为主存储器，位于系统主机板上，可以同CPU直接进行信息交换。其主要特点是：运行速度快，容量小。
外存也称为辅助存储器，不能与CPU之间直接进行信息交换。其主要特点是：存取速度相对内存要慢得多，存储容量大。
内存与外存本质区别
内存与外存本质区别是，一个是内部运行提供缓存和处理的功能，也可以理解为协同处理的通道;而外存主要是针对储存文件、图片、视频、文字等信息的载体，也可以理解为储存空间。缓存就是数据交换的缓冲区 （称作Cache），当某一硬件要读取数据时，会首先从缓存中查找需要的数据，如果找到了则直接执行，找不到的话则从内存中找。由于缓存的运行速度比内存快得多，故缓存的作用就是帮助硬件更快地运行。
如何计算DDR带宽？
内存带宽计算公式1：
带宽=内存核心频率×倍增系数×(内存总线位数/8)
内存带宽计算公式2：
带宽=标称频率×线宽÷8
SDRAM和DDR区别是什么?
DDR=双倍速率同步动态随机存储器，是内存的其中一种。DDR取消了主板与内存两个存储周期之间的时间间隔，每隔2个时钟脉冲周期传输一次数据，大大地缩短了存取时间,使存取速度提高百分之三十。
SDRAM是 "Synchronous Dynamic random access memory”的缩写，意思是“同步动态随机存储器”，就是我们平时所说的“同步内存”。从理论上说，SDRAM与CPU频率同步，共享一个时钟周期。SDRAM内含两个交错的存储阵列，当CPU从一个存储阵列访问数据的同时，另一个已准备好读写数据，通过两个存储阵列的紧密切换，读取效率得到成倍提高。
DDR是SDRAM的更新换代产品，采用5伏工作电压，允许在时钟脉冲的上升沿和下降沿传输数据，这样不需要提高时钟的频率就能加倍提高SDRAM的速度，并具有比SDRAM多一倍的传输速率和内存带宽。
从历史上看，DDR（双倍数据速率）以零误码率 (BER) 为信念来定义其时序规范。虽然从统计上讲不可能实现零误码率，但时序预算有足够的余量来证明规范和测量方法的合理性。随着每一代 DDR 同步动态随机存取存储器 (SDRAM) 的出现，速度都在提高，封装尺寸在减小，功耗也在降低。（见表 1）。随着设计余量、信号完整性和互操作性的降低，这些改进带来了额外的挑战。最新的 DDR 技术提供 3.2Gb/s 或更高的数据速率。现在每一皮秒都很重要，可能是通过和失败位的差异。
DDR5和DDR4的区别
DDR发展历程
DDR（DDR1)-DDR SDRAM 于 2000 年推出，与其前身 SDR SDRAM（单速率 SDRAM）相比有了显著的改进。与 SDR SDRAM 相比，DDR1 的数据传输速率提高了一倍，从而实现了更快的内存访问速度并提高了系统性能。DDR1 模块最初提供的数据传输速率范围为 200 MT/s 至 400 MT/s（每秒兆次传输）。DDR1 内存通常用于台式计算机、笔记本电脑和早期的服务器系统。
DDR2 - DDR2 SDRAM 于 2003 年推出，在 DDR1 的基础上进一步提高了速度和效率。与 DDR1 相比，DDR2 的预取缓冲区大小增加了一倍，从而可以提高数据吞吐量。DDR2 模块最初提供的数据传输速率范围为 400 MT/s 至 800 MT/s。DDR2 内存在中端到高端计算系统中得到广泛应用，与 DDR1 相比，其性能和能效更高。
DDR3 - 2007 年发布的 DDR3 SDRAM 代表着内存技术的又一次重大进步。与 DDR2 相比，DDR3 进一步提高了数据传输速率，同时降低了功耗。DDR3 模块最初支持的数据传输速率从 800 MT/s 到 1600 MT/s，后来的速度最高可达 2133 MT/s。DDR3 内存成为主流计算系统的标准，在性能、能效和价格之间实现了平衡。
作为当前市场主流的 DDR4标准和业界正在集中攻关的 DDR5标准，对比有何差异呢?
如下表所列，从芯片开发到电路系统设计角度来看相比，DDR5 为了实现更高带宽和吞吐量进一步提升读写速率和改变通道架构以及猝发读写长度，目前规划的最高速率达 8400M T/s。
为了实现更低功耗和电源管理 I/O 电压降到 1.1V，并在 DIMM 条上完成电源管理工作以实现更高 的电源效率(主要是缩短电源传输路径以降低损耗和减小潜在的干扰)。为了提高数据带宽，不仅 提升速率同时采用双通道架构，提升读写效率，采用双通道 32 data + 8 ECC，Burst Length 也从 4/8 提高到 8/16，最后还支持更高容量的 DRAM 器件，从 DDR4 16 Gb 加倍到 32 Gb。总之，DDR5 作为业界备受期望的第 5 代 I/O 的内部数据共享和传输标准将与 PCI Express 5.0 乃至 6.0 等高速接口标准一起重塑 iABC 时代的大数据流的高速公路。
2.1.1 速率的提升
近年来，内存与CPU性能发展之间的剪刀差越来越大，对内存带宽的需求日益迫切。DDR4在1.6GHz的时钟频率下最高可达 3.2 GT/s的传输速率，最初的 DDR5则将带宽提高了 50%，达到 4.8 GT/s传输速率。DDR5 内存的数据传输速率最终将会达到 8.4 GT/s。
2.1.2 电压的降低
降低工作电压（VDD），有助于抵消高速运行带来的功耗增加。在 DDR5 DRAM 中，寄存时钟驱动器 (RCD) 电压从 1.2 V 降至 1.1 V。命令/地址 (CA) 信号从 SSTL 变为 PODL，其优点是当引脚处于高电平状态时不会消耗静态功率。
2.1.3 DIMM新电源架构
使用 DDR5 DIMM 时，电源管理将从主板转移到 DIMM 本身。DDR5 DIMM 将在 DIMM 上安装一个 12 V 电源管理集成电路（PMIC），使系统电源负载的颗粒度更细。PMIC 分配1.1 V VDD 电源，通过更好地在 DIMM 上控制电源，有助于改善信号完整性和噪音。
2.1.4 DIMM通道架构
DDR4 DIMM 具有 72 位总线，由 64 个数据位和 8 个 ECC 位组成。在 DDR5 中，每个 DIMM 都有两个通道。每个通道宽 40 位，32 个数据位和 8 个 ECC 位。虽然数据宽度相同（共 64 位），但两个较小的独立通道提高了内存访问效率。因此，使用 DDR5 不仅能提高速度，还能通过更高的效率放大更高的传输速率。
2.1.5 更长的突发长度
DDR4 的突发长度为4或者8。对于 DDR5，突发长度将扩展到8和16，以增加突发有效载荷。突发长度为16(BL16)，允许单个突发访问 64 字节的数据，这是典型的 CPU 高速缓存行大小。它只需使用两个独立通道中的一个通道即可实现这一功能。这极大地提高了并发性，并且通过两个通道提高了内存效率。
2.1.6 更大容量的 DRAM
DDR4 在单芯片封装（SDP）中的最大容量为16 Gb DRAM。而DDR5的单芯片封装最大容量可达64 Gb，组建的DIMM 容量则翻了两番，达到惊人的 256 GB。
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本应用指南总结了在客户现场进行的无矢量测试增强型探针 (VTEP) 早期测试的一些结果。
DDR5主要特点
从物理层信号角度来看，DDR5主要有如下特点：
1. DDR5采用分离式全速率时钟，对应 6400M T/s 频率最高达 3.2GHz。
时钟控制命令信号,选通信号控制数据,如上图示。
对时钟信号抖动的要求更加严格，对各 种命令信号与数据和地址信号的时序要求也更高。
2.DDR5具有更宽的总线，单端信号，从 RCD(Registering Clock Drivers)芯片来看采用 Multi-Drop 架构。
基于今天更宽的总线需求，在一块刀片服务器上可能支持 1000+个并行数据通道。且由于 继续采用单端信号且速率倍增，传统只在串行差分电路上考虑的损耗问题也开始困扰 DDR5。因此 在 DDR5设计和验证测试上，不仅需要考虑传统的串扰问题还增加了对电路损耗问题的考虑。
请扫描二维码, 下载应用指南: DDR5走线的正确受控阻抗是多少？
本文档检查了 DDR器件供应商提出的受控阻抗建议，将这些建议与制造电路板上的阻抗进行比较，并提供设计建议。鉴于缺乏可用的 DDR5设计，本案例研究重点关注现有开源 DDR4设计的阻抗。对供应商建议的最大和最小阻抗范围以及已制造的 DDR设计中的阻抗进行了比较。制造的开源板均具有在建议范围内的 DDR控制阻抗。
3. DDR5双向复用的数据总线，读写数据分时复用链路。囿于有限的链路通道和布板空间等资源读写操作继续采用共享总线，因此需要分时操作。
从验证测试角度来看也需要分别对读和写信号进行分离以检查其是否满足规范。
4.猝发 DQS 和 DQ 信号在更高速率的背景下在有限带宽的链路传输时带来更多 ISI 效应问题。
在 DQS 读写前导位，猝发第一个 bit 等等均有不同的效应和表现。此外考虑到存储电路在设计上不同于串行电路存在较多的阻抗不匹配，因此反射问题或干扰带来的 ISI 也会更严重。
因此在接收侧速率大于 3600M T/s 时采用类似高速串行电路和标准总线中已经成熟的 DFE 均衡技术，可变增益放大(VGA)则通过 MR 寄存器配置，以补偿在更高速率传输时链路上的损耗。DDR4标准采用的 CTLE 作为常用的线性均衡放大，虽然简单易实现但是其放大噪声的副产品也更 为常见，考虑到 DDR5总线里的反射噪声比没有采用。另外考虑到并行总线的串扰和反射等各信 号抖动的定义和分析也会随之变化。
从测试角度来看，示波器是无法得到 TP2点即均衡后的信号的，而仅能得到 TP1点的信 号，然后通过集成在示波器上的分析软件里的均衡算法对信号进行均衡处理以得到张开的眼图。眼图分析的参考时钟则来自基于时钟信号的 DQS 信号。另外眼图测试也从以往仅对 DQ 进行扩展 到包括 CMD/ADDR总线。
以上我们介绍了 DDR5 的一些新的变化和挑战。下面介绍一下 DDR5 的验证和测试的一些问题和解决方案。
DDR5测试方案
当前 DDR5 规范尚未完全制定完毕，DDR5颗粒以及辅助 DB 和 RCD 芯片目前主要还在 DIMM 应用阶段，未进入嵌入式系统阶段。典型的 DDR5生态系统，涉及 DDR5总线的主要包括 DIMM 产品和系统集成产品。当前主要有三种 DIMM 产品：UDIMM(Unbuffered DIMM),RDIMM(Registered DIMM),LRDIMM(Load-Reduced DIMM)。
DDR5生态系统图
典型地在 DIMM 上，与 DDR5总线相关除了核心的颗粒 DRAM 之外，还有 DB(LRDIMM 上 用 buffer 芯片)，RCD 等芯片。从上图可以看到针对不同功能的芯片部件到 DIMM 直到系统级产品 集成，分别有不同的测试需求。比如针对 DRAM 颗粒以及 DB 和 RCD 等，需要进行 TX，RX 及 Protocol 测试，而对整个 DIMM 产品而言则要进行 RX 测试和协议测试。
下面我们就 DDR5 DIMM产品各主要芯片或部件的 DDR5总线测试进行一个简单介绍。
二. 发送端测试方法
探测问题
同其它标准一样，我们首先要明确测试点的位置。在 DDR总线上，由于 CPU 作为系统核 心，通常是没有办法预留测试点进行焊接或者采用专用夹具在系统上进行探测的。因此 DDR总线测试一般都选择在 DRAM 颗粒侧进行。当 Memory Controller 对 DRAM 进行写操作时，写信号经 过一段走线到 DRAM, 在接收端进行信号探测，因此实际测试的是 CPU 或 Memory Controller 发送 到颗粒侧的信号。反之进行读操作时，则从 DRAM 发出数据信号到 Memory Controller，因此是在 信号的发送端进行探测，信号则可能存在反射问题。通常 JEDEC 规范定义的读写操作的信号指标 即为上述定义。
即使在颗粒侧进行测试，在不同时代针对不同速率业界也采用过多种方法。从早期的片外 电阻端接点到预留测试点和过孔，再发展到 DDR3 和 DDR4 时代广泛采用的 BGA Probe----DDR测试专用夹具。上图即为 DDR5 BGA Probe 和板上安装示意图，该 BGA Probe 适用于 DDR5-4800 X8 DRAM 颗粒。通过 BGA Probe 将各信号引到夹具边缘，然后用探头焊接进行测试。这一测试点是 最接近 DRAM BGA 焊球处的信号，也就是说这一测试信号能够准确反映芯片对规范的遵从性。
即使 BGA Probe 夹具已经提供了最接近真实信号测试点的位置，然而依然存在误差。因此 如果有 BGA Probe 的模型或 S参数，还可以用示波器上的去嵌功能进行 De-Embed 操作。如下图示：
图 8 InfiniiSim 用于 DDR BGA Probe 去嵌示意图
Keysight 实时示波器上的 D9020ASIA 选件中的 InfiniiSim 功能可以提供功能强大的去嵌，下图展示的是一个 DDR4眼图实测效果对比，采用 InfiniiSim 去嵌后眼图在水平方向上裕量有显著提高：
在针对 DDR信号的测试上，示波器探头选择也是非常有讲究的地方。
高带宽有源探头通常根据其负载模型有 RC(下图中红色迹线)和 RCRC(下图中蓝色迹线)的区 别，如下图示。
Keysight 113X/116X 探头均采用 RC模型，表现为宽频带高阻抗特性。RCRC类探头，典型地如 N7000A 系列和 N280X 系列，具有高 DC阻抗，中频带阻抗则明显低于 RC探头，为 KΩ 级。
考虑到 DDR总线空闲时呈 High Z 状态，动态 ODT 使 DRAM 可以在高或低端接阻抗之间切 换。在 High Z 状态端接阻抗变高时，探头阻抗需要足够高以降低探头负载效应，探头阻抗偏低对电路不能形成足够高阻从而产生假信号。下面两幅图分别对比采用 RCRC探头和 RC探头进行测试时的波形。
图 12 Keysight MX0023A RC 探头和 MX0100A 焊接前端及业界其它厂家前端尺寸对比
重点：采用 RC 类型探头对 DDR总线进行探测是确保获得精确测量的基础保障。
2. DDR总线测试的难点 - 读写分离问题
读写分离一直是 DDR总线测试的难点。由于 DDR总线一直采用读写数据共享数据总线， 而 JEDEC 规范针对读写操作制定了不同的指标，因此如果需要对被测器件和设备进行准确测试就 必须分别对读和写进行分开测试。一种方法是 Memory Controller 可以编程只进行读或写操作以分 别进行测试。另外一种方法就是在示波器上根据读和写信号的特点设置恰当的触发进行分离。我 们来看看第二种方法。
在过往 DDR3 和 DDR4总线上，主要采用 DQS 前导位或者 DQS 和 DQ 的相位差进行分离。在 DDR5总线上，DQS 和 DQ 在读写操作时没有相位差，DQS 的读写操作的前导码也是相同的， 因此在 DDR5总线上的读写分离是一个难点。
当前 Keysight 根据 JEDEC DDR5 规范真值表，在读和写操作时，CA4 有差异，如下图红色方 框标准，读时高，写时低。另外再根据读和写操作时的 Latency 差异进行读写分离。
Command Truth Table
表 2 JEDEC 规范命令真值表
重点：如果要对 DDR5总线的读写操作进行有效分离，相比以往DDR标准采用最少 3 根探头 (CLK,DQS,DQ)进行信号测试连接，在 DDR5 则需要增加 CA4 连接和探测，也就是说需要 4根探头进行测试！
3.信号分析和算法方面的变化 DDR5 相比以往DDR标准在时钟和控制及数据信号的分析等也有很多进展。
首先来看全新的抖动定义。
什么的抖动? 全新的抖动定义
考虑到 DDR5全速率时钟架构，因此在 DQS/DQ/CLK 等信号抖动的测量上相比以往DDR标准提出了新的定义。
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UI是什么意思?
首先来看 UI定义 - UI是啥?
特别地，对时钟而言，一个周期计作 2 个 UI.
UI Jitter 定义为任一个周期相对理想值的偏差，类似于经典抖动定义中的 Period Jitter，周期抖动。
UI-UI Jitter 则类似于经典抖动定义中的 Period-Period Jitter，是 UI 的微分。
而 Accumulated Jitter 则类似于经典抖动定义中的 TIE Jitter，时间间隔误差抖动，是长期抖动的积分。
眼图测试
– 可以测量数据眼高和眼宽
– 用户还可以根据器件规范定义自己的眼图模板
– 如果眼图不符合模板，那么一致性应用软件可以报告不合格状态
DDR4 规范考虑了抖动和 BER 的关键作用。计算抖动 BER 测量结果很重要，它可以统计测量总体抖动（确定性抖动+随机抖动），了解设计的数据有效窗口结果和可能出现错误的概率。
除了规范测试，采用正确的测试过程和方法也是至关重要的。例如，示波器探头的正确放置会影响一致性测试结果以及设计裕量的准确表征和测试。对于 JEDEC 规范，最佳探测点位于 DRAM封装的球上（不在传输线或通道上，也不在存储器控制器上）。
仿真是测试过程中的另一个重要却经常被忽略的步骤。随着总线速度的提高以及获得尽量多裕量的需求，仿真过程可以很大程度地帮助减少设计周期和成本。
例如，仿真有助于确保系统能够容忍内插器的负载效应。这一步骤评测所测量的带宽/频率响应，确保内插器不会断开总线。
最后，是德科技与 JEDEC 组织密切合作，以确保其测试和测量解决方案与 JEDEC 标准的测试和测量规范保持高度一致。
确定性抖动（DJ）通常是有界而可预测的，可以与数据流相关联，例如符号间干扰和占空比失真。随机抖动（RJ）属于高斯分布并且是无界的。与任何高斯分布一样，随着总量的增加，分布的峰-峰值也会增加。因此，总体抖动（TJ）等于确定性抖动 DJ 加上随机抖动 RJ 与 BER乘积。了解抖动的组成和来源可以帮助设计人员降低设计中抖动的发生率，确保更好的数据性能。
三、DDR5测试新方法
3.1 发送端TX测试挑战
3.1.1 读写分离
由于规范规定DDR5，不再像传统的DDR一样，读写在pin脚处有严格的相位差别。所以使用DQS-DQ 相位差和前置信号模式的传统方法可能不再适用，需要采用新方法进行读写数据分离。
根据真值表可以看出，CA4在读写操作过程中有不同的逻辑电平，所以可以根据CA4的状态来结合读写延迟来进行读写分离。
3.1.2新增的测试参数
由于速率的提高，可能需要新的测试参数来鉴定关键信号。抖动成为关键信号的重要组成部分。规范定义了全新的UI抖动定义。
以及针对该UI的测量算法。
UI的测量项将覆盖CLK(input)、DQS(tx)和DQ(tx) 信号，且要求非常严格。
根据下表的计算，按照DDR5 4800的速率为例，要求测量出来的Rj最大值为0.0037UI，也就是769.6fs。
是德科技UXR旗舰级实时示波器，具有25fs的极低本底抖动，165μV(rms)(16G带宽下) 的本底噪声。可以提供可靠的DDR5的相关抖动测试。
DDR的TX测量手法，一直是我们所关心的内容。在DDR4以前，规范规定的测试点，均在DRAM的ball处。DDR5里，除了眼图测试以外，其他测试点没有做额外更新。
测量完成后，通过S参数的数学计算，实现从实测点到理论测试点的波形转换。
而针对于DDR5的眼图测试，如果打开了DFE功能，示波器可以在去嵌的基础上，进一步完成均衡的操作，最后得到需要的波形。
当然，是德科技已经提供自动化的测试App，方便的给用户提供可视化的一键测试方案。
3.1.4 控制器测试新场景
由于信号速率的不断提升，控制器、链路、芯片，纷纷加入了测试大军。下图展示了针对于控制器、PCB互联链路的TX测试场景，通过示波器，配合夹具的使用，来实现发送端的信号质量测试。
3.2.1 接收端新技术
以往的高速串行链路设计中，我们知道随着速率的不断提升，链路的损耗，以及ISI，对高频分量的影响越来越大，所以在PCIE Gen3的时候，引入了接收端均衡的概念，用于弥补高频分量的损失。
具体来看，有下面几点。①是接收端的信号会先经过CTLE(连续时间线性均衡)均衡，图上展示的是具有7个DC gain的CTLE曲线。然后信号会一分为二，一部分给到CDR②，CDR中的核心PLL的OJTF函数是一个类似左边的高通滤波器。信号的另一部分信号会给到③具有一个tap的DFE(判决反馈均衡)。
我们特别注意一下图里标识的2个测试点，一个是TP2，一个是TP2`。通常TP2是使用示波器真实捕获到的信号，而TP2`则是使用标准的参考接收机模型，来去复原芯片真实看到的波形。那这种均衡技术对DDR5是否有参考借鉴的意义呢？
首先看一下DDR5相对于传统serdes技术有什么特殊的地方。
接收端没有PLL
b) 单端信号
数量众多，不仅要考虑损耗带来的影响，更多的还需要考虑串扰带来的影响
c) 分布式
多颗粒应用场景，每片颗粒独立的训练和均衡
了解了DDR5和传统Serdes的几个特别之处外，参考在PCIE上使用的均衡技术，进行了部分调整后如下。
首先是CDR，由于系统里有了显示时钟，可以使用不具有频率跟踪能力的DLL模块，来代替原先复杂的CDR模块。
第二个是CTLE，虽然CTLE实现简单，但是考虑到单端的DDR5总线里的反射和串扰等，对信噪比恶化严重，所以使用了VGA可变增益放大器来代替CTLE。
第三个是借鉴了成熟的DFE均衡技术。最后一个，沿用了DDR以往的write leveling和read leveling机制。把原先在接收端实现的去加重功能放在了控制器端来实现。
3.2.2 接收端测试的新挑战
传统的Serdes接收端测试(以PCIe为例)，目的是确定DUT能否在芯片封装的ball处(或者CEM规范的金手指处)可靠接收带有指定受损的信号，达到要求的误码率要求。
针对DDR单端并行总线系统，非相关抖动、电平干扰、ISI、串扰、反射，对于系统的可靠运行至关重要。DDR5的接收端测试，不仅包括了压力眼测试，也就是在给定的压力眼信号下，达到特定的误码率要求，还包括了幅度电压方面和水平抖动方面的灵敏度测试。
而被测DUT，可以是控制器、DRAM、缓冲器/寄存器、DIMM 等。
3.2.3 接收端测试的新方法
规范定义了接收端测试里的所有测试点要求，以及波形在均衡器之后的指标要求。测试前，需要按照规范的要求进行校准。
校准之前，考虑到DDR总线的特殊性。ODT 会用于优化发送端到接收端的信号质量，由于其允许不同的阻抗设置，接收端测试过程中，建议使用 48 欧姆进行校准，以尽量减少与标准测试设备之间的不匹配。在此假设下，通过电平和抖动的 BERT 设置来调整信号的形状，实现压力信号的产生。
是德科技提供以M8000系列误码仪为基础的DDR5接收端测试方案，支持控制器、DRAM、缓冲器/寄存器、DIMM的测试。
3.2.4 接收端测试的校准
下图是DDR在系统产品中实际应用的拓扑结构。依次从DDR控制器，经过PCB路径，来到DIMM上的DRAM颗粒。
做校准的时候，也是参考上图的拓扑来完成整个路径的模拟。针对DIMM或者颗粒而言，信号由BERT发出，经过CTC2 Board和replicate card，最终由示波器接收，组成完整的端到端链路。
其中，CTC2 test card提供DIMM插座，同时将DIMM上所有信号包括CA/CMD、DQS，DQ通过SMP连接器的形式引出。用于DIMM、RCD测试夹具、Data Buffer测试夹具、DRAM测试夹具等的校准和测试。
System Motherboard Test Fixture也同样把CA/CMD、DQS，DQ的信号通过SMP的方式引出，用于控制器的发送端测试，以及控制器的接收端测试校准和测试，同时还支持系统主板的通道特性验证。
Device Validation Fixture包括了RCD的测试夹具，Data Buffer的测试夹具，DRAM的测试夹具，以及Combo测试夹具等。主要用于单个器件产品的校准与测试，以及多器件的校准与测试。测试时插在CTC2的test card上。
下图展示的是基于CTC2 test card进行的校准操作。连接方式如图所示。
使用M80885RCA自动化软件，根据向导，完成测试环境参数的setup，并对DUT进行初始化。
一步一步，实现DQS&DQ和CK&CA的各参数自动化校准。完成自动化校准后，可以查看每个校准项目的测试结果，如下图所示。
3.2.5 接收端测试
接收端测试包括两大部分测试内容，灵敏度测试和Stressed Eye测试。其中抖动灵敏度测试又包含Voltage Sensitivity和Jitter Sensitivity。
DQS和DQ的Voltage 灵敏度测试中，测试DQS的时候保持DQ的信号不变，测试DQ的时候保持DQS的信号不变。不断调整另外一个参数的变量，遍历整个参数的范围后，统计误码率。
DQS的Jitter Sensitivity测试中，首先输出clean的clk和dq。在此基础上，遍历DQS和DQ的相位，计算出本底jitter的Sensitivity测试。然后依次改变DCD和Rj以及DCD和Rj的组合，遍历DQS和DQ的相位，完成各种场景下的抖动灵敏度测试。
Stressed Eye测试中，使用校准过程中的压力信号(如下图)，来进行环回误码率测试。
测试完成后，M80885一致性软件会给出上图右侧的测试结果与测试报告。
DDR、LPDDR的协议解码测试总结
是德科技可以给大家带来完整的端到端解决方案。包括设计前期的仿真，涵盖了memory designer的建模和ADS的前后仿真。发送端测试中，我们提供业内旗舰级性能指标的UXR实时示波器和高性能的RC模型探头，有效降低测试负载。接收端测试中，我们提供all-in-box的M8000系列误码仪，支持控制器、DRAM、Data Buffer、RCD、DIMM的接收端校准与测试。协议分析仪方面，U4164A系列，支持完整的DDR、LPDDR的协议解码测试。
从历史上看，DDR（双倍数据速率）以零误码率 (BER) 为信念来定义其时序规范。虽然从统计上讲不可能实现零误码率，但时序预算有足够的余量来证明规范和测量方法的合理性。随着每一代 DDR 同步动态随机存取存储器 (SDRAM) 的出现，速度都在提高，封装尺寸在减小，功耗也在降低。（见表 1）。随着设计余量、信号完整性和互操作性的降低，这些改进带来了额外的挑战。最新的 DDR 技术提供 3.2Gb/s 或更高的数据速率。现在每一皮秒都很重要，可能是通过和失败位的差异。
应用指南: DDR5走线的正确受控阻抗是多少?
本文档检查了 DDR器件供应商提出的受控阻抗建议，将这些建议与制造电路板上的阻抗进行比较，并提供设计建议。鉴于缺乏可用的 DDR5设计，本案例研究重点关注现有开源 DDR4设计的阻抗。对供应商建议的最大和最小阻抗范围以及已制造的 DDR设计中的阻抗进行了比较。制造的开源板均具有在建议范围内的 DDR控制阻抗。
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