【硬件资讯】你的2nm这么强了吗？台积电2nm良率破6赶7！提供全新试产方案，加快交付！

科技 2024-12-21 22:06 广东

新闻1：台积电试产2nm工艺，效果优于预期，良品率超过60%

由于三星在3nm制程节点率先使用Gate-all-around FETs（GAAFET）晶体管后，一直被良品率问题困扰，不少人担心台积电（TSMC）在2nm制程节点引入新的晶体管架构也会面临相同的困境。不过随着2nm工艺量产工作的推进，台积电似乎变得越来越有信心。

据Wccftech报道，台积电已经对2nm工艺进行了试产，良品率超过了60%。起步阶段就有这么高的良品率，效果超出了大家的预期，而且还要很大的上升空间，台积电可能会以更快的速度完成挑战，将良品率提升至70%以上，为2nm工艺大规模量产留出足够的时间。

台积电董事长兼首席执行官魏哲家在今年10月时曾表示，未来五年内台积电有望实现连续、健康的增长，客户对于2nm的询问多于3nm，看起来更受客户的欢迎。2nm不但能复制3nm的成功，甚至有超越的势头。

为了应对市场对2nm工艺技术的强劲需求，台积电持续对该制程节点进行投资，不但加快了2nm产线的建设，并进一步扩大了产能规划。预计台积电2025年资本支出将再次飙升，达到340亿至380亿美元之间，有机会超过2022年创造的362.9亿美元峰值。

台积电计划N2工艺于2025年下半年进入量产阶段，客户最快在2026年前就能收到首批采用N2工艺制造的芯片，首个客户预计是苹果。

原文链接：https://www.expreview.com/97184.html

哥，这么快吗？咱们回看一下此前台积电“友商们”的良率信息，Intel这边“比肩”2nm的18A工艺，据传良率低于10%，三星这边第二代的3nm工艺，良率20%，连给自家生产芯片的能力都不具备。再看台积电，试产阶段的2nm，已经干到60%了，距离被认为是量产分界线的70%也不远了，台积电这进度，或许我们很快就能见到2nm高性能芯片了。

新闻2：台积电N2对比英特尔18A工艺，SRAM密度成为主要优势

SRAM单元在台积电（TSMC）3nm制程节点上，与5nm制程节点基本没有分别。采用N3B和N5工艺的SRAM位单元大小分别为0.0199μm²和0.021μm²，仅缩小了约5%，而N3E工艺更糟糕，基本维持在0.021μm²，这意味着几乎没有缩减。不过上个月有报道称，随着新一代2nm制程节点的到来，引入GAA晶体管架构，SRAM单元缩减问题似乎看到了曙光。

据TomsHardware报道，根据ISSCC 2025 Advance Program的信息，英特尔的Intel 18A工艺在SRAM单元密度上明显低于台积电的N2工艺，与N3E及N5工艺相接近。对比Intel 18A工艺，SRAM单元的密度将成为N2工艺的主要优势。

数据显示，Intel 18A的SRAM位单元大小为0.021μm²，比起Intel 4的0.024μm²有所提升，而更早之前的Intel 7为0.0312μm²。不过N2所采用的HD SRAM位单元尺寸已缩小到约0.0175μm²，从而使SRAM密度达到38Mb/mm²，与Intel 18A拉开了差距。虽然Intel 18A也采用了GAA晶体管架构，但是效果似乎并没有那么明显，至少在SRAM单元缩减上是这样的。SRAM的另一个关键特征是功耗，暂时还不清楚Intel 18A与N2在这个指标上的情况，也就无法比较了。

现代的CPU、GPU和SoC在处理数据的时候都将SRAM用于各种缓存，尤其是针对人工智能（AI）和机器学习（ML）的工作负载，配备大容量缓存已成为趋势。展望未来，对缓存的需求只会增加，SRAM单元缩减成为了推进制程节点的一个重要指标。要不是工艺越先进、成本越高，但是缓存越大，SRAM占用的面积没有减少甚至更大，会进一步推高了芯片的成本。

台积电选择在3nm制程节点推出FINFLEX技术，就是为了缓解SRAM方面的问题。另外一种比较现实的解决办法是采用小芯片设计，将容量较大的缓存分解到成本较低的工艺上单独制造芯片，AMD的3D V-Cache技术就是大家熟悉的应用之一。

原文链接：https://www.expreview.com/97141.html

哥，这么强吗？台积电在刚刚试产的2nm工艺上，进一步优化了SRAM密度，这意味着该工艺下芯片表现会更提升不少，而与之对比的，堪称“比肩2nm”的Intel 18A，在SRAM密度和SRAM位单元大小上其实是全面落后的，其实也就是能和3nm一个梯度的水平……台积电从5nm到3nm，在SRAM密度上的提升就几乎停滞，不知道这次的改变能带来多大的进步！

新闻3：台积电将提供2nm“CyberShuttle”服务，允许客户在同一片测试晶圆评估芯片

最近有报道称，台积电已经对2nm工艺进行了试产，良品率超过了60%，如此高的良品率超出了大家的预期。预计台积电可能会以更快的速度，将良品率提升至70%以上，为2nm工艺大规模量产留出足够的时间。

据Wccftech报道，2nm工艺将逐渐从试产过渡到小批量出货，不久会发送给客户。按照台积电的计划，2nm工艺将于2025年进入大规模生产阶段，而且有着高于3nm的市场需求，不但能复制3nm的成功，甚至有超越的势头。不过2nm有着更高的成本，看起来这是台积电在下一个制程节点需要解决的唯一变量。

根据之前的评估，每块2nm晶圆的定价将超过3万美元。为了帮助客户降低成本，台积电将在2nm制程节点提供一种名为“CyberShuttle”的服务，允许客户在同一片测试晶圆评估芯片。CyberShuttle也可以认为是晶圆共享服务，一方面节省客户大量的设计和掩模成本，另一方面加快了测试生产的速度。不过暂时还不清楚具体的做法，以及成本降低的幅度是多少。

考虑到市场对于2nm工艺的需求，以及高昂的成本，这些节约成本的措施是有必要的。如果台积电有办法减少不必要的成本，甚至能将这项服务扩展到3nm制程节点，那么将大大提升生产效率，而且为自己和客户节省大量支出。

原文链接：https://www.expreview.com/97218.html

最后，在工艺应用上，台积电也走在了前沿。台积电为了降低客户的试产成本及等待时间，并且加快自己的交付效率，减少晶圆浪费，提供了CyberShuttle服务。这项服务致力于帮助不同客户的芯片在同一晶圆上完成试产，对于试产阶段的成本降低起到了不小的作用。想客户之所需，也不怪台积电能够成为最成功的芯片制造商，就是这个价格……

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